FPGA 功耗結構設計

1 相對於asic，fpga是耗電器件，不適合超低功耗設計技術。

2 在cmos技術中電路的動態功耗與門和金屬引線的充放電有關，電容消耗電流的一般方程為

i=v* c*f

v 是電壓，對於fpga來說是乙個定值。c 電容與直接被觸發的門的數量以及連線這些門的佈線長度有關，頻率f直接與時鐘頻率相關。所以降低功耗都要以降低c， f入手。

a 時鐘選通是減小動態功耗的直接手段，但是會引起時序分析困難。時鐘使能觸發器輸入或者全域性時鐘多路選擇器應該代替直接時鐘選通來利用。在fpga中選通時鐘將帶來新的時鐘域，引起保持衝突，並且這些可能不會被編譯工具優化。如下圖所示：

如果dlb 最小化驅動訊號的上公升沿和下降沿可以降低輸入器件的功耗。

c 不要把fpga的輸入緩衝懸空。（懸空的引腳被認為是變化遲緩的輸入端）

d 動態功耗與電壓的平方成正比，因此我們可以降低fpga的供電電壓減小功耗，

e 雙沿觸發可以降低頻率從而減小功耗（但是必須有相應的器件才可以）

f 採用序列端接沒有穩態電流的消耗。

FPGA 功耗結構設計

1 相對於asic。fpga是耗電器件，不適合超低功耗設計技術。2 在cmos技術中電路的動態功耗與門和金屬引線的充放電有關，電容消耗電流的一般方程為 i v c f v 是電壓。對於fpga來說是乙個定值。c 電容與直接被觸發的門的數量以及連線這些門的佈線長度有關。頻率f直接與時鐘頻率相關。所以減...

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