1、綜合注意事項：
綜合部分可以用setting進行所需要求來配置，比如fsm狀態機的碼型，rtl的綜合屬性。
要進行網表層次重建可以設定：synth_design - flatten rebuild
基於專案的綜合可以直接按按鈕或者執行tcl指令：launch_runs synth_1
基於非專案批作業的流程：synth_design
2、綜合的時候不支援在rtl中嵌入時序約束，綜合屬性只在當前的rtl中支援，在xdc中的屬性在以後被支援。
不要寫成：
module top( (*buffer_type = "none" *) input sys_clock ...... );
要寫成：
module top(sys_clock.......);
( * buffer_type = "none"* ) input sys_clock;
FPGA綜合優化
1 速度和面積 在全面優化水平將達到速度和面積rtl要利用邏輯拓撲的優勢。供 由於在後端而言缺乏知識，門級優化。普通情況下更高的速度要求更高的並行性以及更大的面積，可是在某些特殊情況下並非這樣。由於fpga的布局佈線具有二階效應。直到布局佈線完畢。工具才會知道器件的擁堵或者佈線的困難，可是這時實際邏...
FPGA綜合編碼
1 判決樹 在fpga中判斷使用if else語句以及case實現。a if else 是有特權的，類似於優先編碼 當兩個條件同時成立，僅判斷條件靠前的成立 所以當有特權條件時應該採用if else結構，對於並行的if條件語句其特權順序恰好與if else 相反。b case 語句常常 不總是 用在...
FPGA設計之硬體篇（一）
下了很大的決心來寫這篇文章，我做fpga也有兩年了，從剛開始的verilog開始學起，到後來的最小系統，再到颶風ii代開發板設計，到現在的xilinx xc2c系列cpld開發，覆蓋了硬體設計底層的一些經驗。其實自己很想玩下fpga的嵌入式，覺得很有前途的，但是後來自己也只是在學校開發板上過了下癮。...