EDA VHDL基本概念

2021-06-28 03:58:55 字數 1609 閱讀 9336

eda 中英文名詞解釋:

asic專用積體電路  

eda電子設計自動化

cpld複雜可程式設計邏輯器件

pld可程式設計邏輯器件

fpga現場可程式設計邏輯門陣列

soc單片電子系統

sopc可程式設計單片系統

hdl硬體描述語言

lpm引數可設定模組庫

ip自主智財權

gal通用陣列邏輯器件

isp系統可程式設計

sram靜態隨機儲存器 

bst邊界掃瞄測試

jtag聯合測試行動組

quartusⅱ是 altera 提供的 fpga/cpld 開發整合環境

modelsim**軟體

vhdl包含的五個部分:程式庫、程式包、實體、結構體、配置

vhdl的**型別:

時序**、功能**、行為**

eda設計流程

設計輸入(原理圖/hdl文字輸入

)---綜合--

-時序**

---適配

vhdl的描述方式:

行為描述、資料流描述、結構描述

綜合的概念:將用行為個功能層次表達的電子系統轉換為低層次的便於具體實現的模組組合裝配的過程

綜合的作用:將高一級抽象的電路描述轉化為低一級的電路描述

綜合的意義:一、設計者可以不關心低階結構設計的細節問題,介紹設計和程式設計所花費的時間和精力,並且減少錯誤的發生。二、可以根據設計庫、工藝庫已經預先設計的各類約束條件,選擇最優的方案完成電路結構的設計。

變數:是一區域性量,hi能在程序個子程序中使用

訊號:使用和定義範圍是實體、結構體、程式包,在程序和子程序中的順序語句中不允許定義訊號,且程序中只能將訊號列入敏感表,而不能將變數列入敏感表

原件例化就是引入一種鏈結關係,將預先設計好的設計實體定義為乙個元件,然後利用特定的語句將此元件與當前的設計實體中的制定埠相連線,從而為當前設計實體引進乙個新的低一級的設計層次

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