FPGA學習日誌

2021-07-06 02:19:43 字數 391 閱讀 7701

一、將工程模組化,利用圖形設計檔案建立更大的工程

模組工程檔案(「block diagram/schematic file」或「verilog hdl file」)編譯**成功後就可以 將其模組化,然後在更高層次將各個模組級聯起來,構成更大得工程。

1、模組化

『file』→『creat/updata』→『creat symbol files for current file』 然後編譯器會自動將當前工程完整得編譯一遍,然後生產圖形模組,放在存放當前工程的資料夾裡。

二.rtl viewer:

1.1開啟方法:tools—netlist—rtl viewer

注意:在這之前必須已經執行過綜合或全編譯。

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