時鐘的時序特性
主要分偏移、抖動、占空比失真3點，對於低速設計，基本上不用考慮這些特徵，但高速設計中時鐘本身造成的時序問題非常普遍。
1.時鐘偏移
時鐘訊號的延時與時鐘線的長度及被時鐘線驅動的時序單元的負載電容的個數有關，由於時鐘線長度及負載不同，會導致時鐘訊號到達相鄰兩個時序單元的時間不同（差值），於是產生所謂的時鐘偏移。時鐘偏移是永遠存在的。
為了消除這類現象發生，在fpga設計中主要時鐘訊號應該走全域性時鐘網路以避免時鐘偏移。該網路採用全銅工藝和樹狀結構，並設計了專用時鐘緩衝和驅動網路，到所有的clb、i/o單元和塊ram的偏移非常小，可忽略不計。
2.時鐘抖動
抖動是時鐘的乙個重要引數，兩個最常用的抖動引數稱為週期抖動和周期間抖動。週期抖動一般比較大也比較確定，常由於第三方原因造成，如干擾、電源、雜訊等。周期間抖動由環境原因造成，具有不確定性，滿足高斯分布，一般難以跟蹤。
時鐘抖動永遠存在，當其大到可以喝時鐘週期相比擬時，必然會影響到設計時序。
3.時鐘占空比失真
時鐘占空比失真，即時鐘不對稱性，指訊號在傳輸過程中由於變形，時延等原因脈衝寬度多發生的變化，該變化使有脈衝和無脈衝持續時間的比例發生改變。
現在的片外高速儲存器（如ddr、ddrii）都採用雙資料甚至多資料速率介面，在時鐘的上公升沿和下降沿都需要對資料取樣，每次讀或寫操作至少有兩拍時鐘。在此類應用時，dcd會吞噬大量的時序裕量，造成數碼訊號的失真，使過零區間偏理想位置，向上或者向下移動。dcd通常是由訊號的上公升沿和下降沿之間時序不同造成。
4.時鐘建立、保持時間
建立時間是指在觸發器的時鐘訊號上公升沿到來以前，資料穩定不變的時間。如果建立時間不夠，資料將不能在這個時鐘上公升沿被打入觸發器。保持時間是指是指在觸發器的時鐘訊號上公升沿到來以後，資料穩定不變的時間。如果操持時間不夠，資料同樣不能被打入觸發器。
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