鑑相器：
1.過零取樣鑑相器；
2.觸發器型數字鑑相器；
3.超前－滯後型數字鑑相器；
4.奈奎斯特速率取樣鑑相器。
tdc：檢測參考時鐘和分頻器的輸出訊號的相位差，將結果以數字形式輸出。
（單用verilog，不用約束，使用延遲線（delay-line)
架構實現tdc的是沒有可能（asic還是有可能的，cpld或fpga就別想了)
，唯一可行的是使用環型振盪結構的
(ring-osc)
，自己找**吧，有台灣人做過。）
環路濾波器：
1.序列濾波器：隨機徘徊序列濾波器
(2n-n-0
或者n - 0- -n);
2.先n後
m序列濾波器：由兩個
n和乙個
m計數器組成，由鑑相器分別送入兩個
n計數器裡計數。而它們的和（或門輸出）在計數容量為
m 的計數器裡計數
;即在接收到的
m個脈衝中有
n個以上的
up則輸出進製，反之輸出借位。
振盪器：
1.增減量可變計數式：響應時間較慢，但結構簡單易於單片整合。
2.除n計數式：響應時間短，鎖定速度快，但結構複雜。其分頻係數受來自
dlf的
n 位元輸出相位誤差
碼控制小數分頻器（頻率綜合器）：
雙模預分頻器(v/v+1)：n1和
n2兩個分頻器，分別計數，滿足
n1>n2。記0
到n2時，雙模取
v為分頻係數；然後電平變化，使
v+1為分頻係數；最終達到預想的分頻因子：
n2*v+(n1-n2)(v+1)。
adpll效能比較：
1.是否閉環
2.頻率範圍
3.峰
- 峰值抖動
3.鎖定時間 4.cmos工藝
5.可用
ise綜合出
rtl級原理圖，及檢視所占用的
fpga
資源數。
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