fpga配置時的管腳狀態 關於這個問題，好像網路上面有很多人問，但是eetop這個話題不多。 大多數的回答是：配置的時候所有的管腳預設是z態。 這個說法到底對不對呢？下面我談談自己使用的幾款新品的情況。 專案背景：開關訊號發射機。初始狀態要求io訊號都是低電平，來自控制dsp的發射控制訊號觸發io開關訊號的產生。 上電的時候不能有高電平，否則引起發射機狀態不穩，會產生問題。 （1）virtexii1000 設作io的訊號在上電配置的過程中用示波器測量時高電平，大約在90ms左右，和配置時間基本一致。在管腳配置欄設定 pull-down後，這個現象消失。未使用管腳沒有這個現象。未使用管腳的處理是float。 （2）virtex5-xc5vsx50t 設作io的訊號在上電配置的過程中發現有和配置時間基本一致的一段大約在0.2v左右的凸起。基本可以認為是沒有訊號。 管腳配置沒有做特殊設定。 （3）ep3c25的fpga，在配置的時候，能夠發現程式設計應用的io腳和未使用的管腳都有大約300ms左右的(epcs16)高電平。 和配置時間完全一致。使用外接的下拉電阻6k左右下拉到1v左右，使用1k下拉到0.2v左右。 談談我的理解：無論a還是x的fpga，io腳的基本結構都差不多，輸出都是推拉mos管，能夠實現三態、可程式設計的上下拉電阻等等。 在預設配置下，我認為cad工具可能設定了配置狀態時 io模組的三態功能和弱上拉功能同時起作用，所以會有上述現象。 altera cyclone3的ep3c25的fpga，我在網路上查了很久，測試過powerup no 什麼的指示， io feature設定等，都沒有作用，最好 只好外加下拉電阻了。不知道哪位高手遇到類似問題，是否在q軟體裡面可以設定，麻煩告知，不勝感激！
weizhiheng (2012-6-04 23:26:29)
本人仔細對比了a和x公司的晶元的iob模組，也就是pad的結構，發現a公司的只有上拉電阻、bus hold；而x公司同時有上拉、下拉電阻和bus hold。如果啟用x公司的下拉電阻，那麼配置時的三態將會被拉成地，因此能夠滿足對配置時管腳初始狀態的需求，而a公司的似乎沒有辦法。 或者是本人對a公司的管腳配置模式掌握的不夠，歡迎高手指點！！
weizhiheng (2012-6-04 23:30:09)
或者是本人對a公司的管腳配置模式掌握的不夠，歡迎高手指點！！
weizhiheng (2012-6-08 22:57:14)
自己頂1下！
weizhiheng (2012-7-21 21:49:48)
tang2992 (2013-9-26 16:23:35)
altera公司是只有上拉電阻、bus hold，而沒有下拉電阻，assignment editor裡面似乎也只有weak pull up resistor，是不是這就說明預設輸出選項為高電平，如果需要低電平的話，又如何修改呢？
FPGA未使用管腳配置（Quartus）
實驗 使用fpga開發板 altera 進行led燈實驗 目標 實現乙個與門，兩個按鍵任意乙個按鍵按下，led燈亮 現象 開發板上未配置的led微亮 原因 發現其他未使用的管腳沒有配置，預設配置為了弱上拉 解決方案 將未使用管腳設定為三態輸入 assignments device 或雙擊器件 dev...
FPGA管腳分配需要考慮的因數
在晶元的研發環節，fpga驗證是其中的重要的組成部分，如何有效的利用 fpga 的資源，管腳分配也是必須考慮的乙個重要問題。一般較好的方法是在綜合過程中通過時序的一些約 束讓對應的工具自動分配，但是從研發的時間段上來考慮這種方法往往是不可取的，rtl 驗證與驗證板設計必須是同步進行的，在驗證 出來時...
FPGA 狀態機，FPGA的靈魂
有關狀態機的文章，事實上已經寫過很多了，可是即使如此，真的懂了嗎？真的能熟練應用嗎？未必吧。這篇博文 是 fpga之道 認真下看去收貨頗豐！借這個主題來梳理下狀態機 狀態機是fpga設計中一種非常重要 非常根基的設計思想，堪稱fpga的靈魂，貫穿fpga設計的始終。簡單地說，狀態機就是一副描繪著狀態...