簡單pipeline的寫法

2021-07-16 08:05:15 字數 732 閱讀 7465

通常在設計中我們採用多級流水線對組合邏輯進行分割,流水線的設計不僅使系統擁有更好的timing 並且當流水線級數較多時還可以有效的壓縮bubble。

這裡簡單介紹一種基於ready/valid握手訊號的pipeline的設計方法。乙個**流水線的結構如下圖所示:

對於如圖所示的pipeline 有

ready0=~(valid0&!ready1);

ready1=~(valid1&!ready2);

ready2=~(valid2&!ready_out);即對於每個fliflop 當資料準備好但與後一級握手失敗時才會將ready訊號拉低。

always@(posedge clk)

begin

if(valid(x-1)&readyx)

data x<=data x-1;

endalways @(posedge clk)

begin

if(readyx)

validx<=validx-1;

end可以看到當輸出的ready_out拉低時 流水線不會馬上停住,仍然會讓每乙個fliflop中吃滿資料時再停止工作。當pipeline處於停滯狀態時,當ready_out拉高後流水線可以馬上開始工作。因此採用流水線設計可以有效的壓縮bubble。且由於多級流水線將組合邏輯切斷,可以使系統擁有更大的吞吐率

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