一：背景介紹：
本篇文章是對昨天程式的乙個再使用，關於led的迴圈移動，我有話說，其他的就沒什麼要說的了。
迴圈左移有兩種方法：
乙個是：左移運算子 <<;還有一種是：verilog描述語言特有的拼接符號 ；
我個人推薦 拼接符號，簡約，快捷，清晰明朗。
二：程式
//***********************************===//
//==fosc : 50mhz
//==timescale : 1ns/1ns
//==file name : huxideng.v
//==date : 2016-09-30
//==author : cy
//==function : 每按鍵一次，則 led燈左移一位變亮，每次僅有乙個led燈亮
//==description:
// 當沒有按鍵 按下時，flag_10ms=1'b0；
// 當有 按鍵 按下時，flag_10ms=1'b1;
// //***********************************===//
module key_new(
input wire sclk,
input wire rst_n,
input wire key_in,
output reg [3:0] led_out
); //*************************=//
parameter t_10ms=19'd499_999;
//*************************=//
reg [18:0] cnt_10ms;
reg flag_10ms;
reg key_value;
//**********cnt_10ms**********//
always@(posedge sclk or negedge rst_n)
if(!rst_n)
cnt_10ms <=19'd0;
else if(key_in==1'b1) //沒有這一句，意味著是可以累積計數的，如此會出現，即使遇到1就停止計數，一旦監測到0就會累加計數；
cnt_10ms <=19'd0; //我們實際需要的是：key_in=1時，清零，遇到0時就累積加，所以，必須要新增此句
else if(cnt_10ms==t_10ms) //為的是cnt_10ms>t_10ms,如此就不會執行 cnt_10ms <=cnt_10ms+1'b1;
cnt_10ms <=19'd500_000;
// else if(key_in==1'b0) //
else if(key_in==1'b0&&cnt_10ms<=t_10ms) //目的 是：計數t_10ms+1'b1之後，就不加1
cnt_10ms <=cnt_10ms+1'b1;
//**********flag_10ms*****===//
always@(posedge sclk or negedge rst_n)
if(!rst_n)
flag_10ms <=1'b0; //因為key_value要取反，所以光有flag_10ms=0是不行的，還需要key_in==1'b0；按下了才有效果
else if(cnt_10ms==t_10ms-1'b1)
flag_10ms <=1'b1;
else
flag_10ms <=1'b0;
//***************===//
always@(posedge sclk or negedge rst_n)
if(!rst_n)
key_value <=1'b0; //我看到是led上電就亮，我還就奇怪了，不可能的啊！後來看看電路圖，
// else if(flag_10ms==1'b1) //原來led是高電平亮，我的初始化key_value<=1'b1;
else if(flag_10ms==1'b1&&key_in==1'b0)//所以不管怎麼修改電路，都是led開機就亮，修正為0時，就可以 了
key_value <=1'b1;
else
key_value <=1'b0;
always@(posedge sclk or negedge rst_n)
if(!rst_n)
led_out <=4'b0001;
else if(key_value==1'b1)
led_out <= ;
endmodule
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