PlanAhead 與時序分析

planahead 與時序分析

在ise 中可以進行時序分析，在planahead 中同樣也可以進行時序分析。下面介紹用planahead 進行時序分析的步驟。

一、執行時序分析

1. 在planahead 中執行【file 】→ 【open project 】，開啟如下專案，planahead_tutorial/projects/project_cpu_netlist/project_cpu_netlist.ppr ，會出現圖10-66 所示【floorplan】視窗。

圖10-66 planahead的floorplan檢視

2. 選擇floorplan – orig_results_fp選項卡。

3. 執行【tools】→【run timeahead】，開啟圖10-67所示對話方塊，設定時序分析相關屬性。按圖中所示設定，單擊【ok】，開始時序分析。

圖10-67 時序分析屬性

4. 分析完成，時序分析結果如圖10-68所示。圖中顯示了時序的型別、裕量、源/目的物件、總延時、邏輯延時、網線延時百分比以及邏輯級數。

圖10-68 時序分析結果【timing results】

圖中紅色為時序違例的路徑，需要設計者檢查並修正。

5. 選擇path1路徑，並最大化【properties】視窗，如圖10-69所示，可以看到此路徑的詳細資訊，包括源時鐘路徑、目的時鐘路徑和資料路徑等，其中詳細列出了每條路徑的組成及元件延時和網線延時資訊。

圖10-69 時序路徑屬性

二、在【schematic】檢視中探測時序路徑。

1. 顯示原理圖結構1。

在【timing results】視窗的path1路徑右鍵彈出選單中選擇【schematic】，開啟如圖10-70所示原理圖結構檢視。

2. 顯示原理圖結構2。

在【timing results】視窗的【from】列選擇所有以usbengine0/…打頭的路徑，單擊滑鼠右鍵，在彈出選單中選擇【schematic】，開啟圖10-71所示多個時序路徑原理圖檢視。

3. 顯示層次結構。

在圖10-71【schematic】視窗的右鍵選單中選擇【select primitive parents】，再次在右鍵選單中選擇【show hierarchy】，則包含【schematic】視窗中所示的兩個部分邏輯的設計模組會顯示在【hierarchy】視窗中。如圖10-72所示。

圖10-70 時序路徑原理圖檢視

圖10-71 多個時序路徑原理圖檢視

圖10-72 層次檢視

三、編輯時序約束

1. 將ts_cpuclk週期約束由11.75ns改為11.5ns。

圖10-73 修改時序約束

2. 新建時序約束。

在圖10-74中【constraint】視窗單擊

圖10-74 新建時序約束

3. 刪除時序約束。

在【constraint】視窗選擇乙個時序約束，按【del】按鍵，可以刪除約束。