1．
設計規劃階段（design specification）
乙個design specification的建立有賴於市場人員對所設計晶元的大致功能和成本提出要求，市場人員和工程師互相合作提出晶元的功能
2．架構與設計劃分階段（architecture and design partition）
擬訂開發部門的工程規格（engineering spec）,必須決定系統的架構
3．程式設計有測試環境階段
完成基本的設計和**。在初期，設計人員就應該考慮個訊號的走線問題！在高速電路和多訊號設計中，必須考慮到將產生的串擾（cross talk）。
4．整合和**階段（integration and simulation）
l檔案對比驗證：預計輸出（expected value）檔案和電路真正的輸出結果（exact result）的對比。
l穿越整個chip：測試向量（test vector）要求能穿越整個chip到達外部。
l合併測試向量：合理的合併測試向量並適度地打散激勵（exciation）
l共享測試環境：在各模組已做整合的前提之下，各模組應該共享測試環境。
l對模擬器件的處理：需要針對模擬器件做特殊的**。
5．綜合階段（synthesis）
綜合階段對程式**的邏輯做部分簡化，並從標準單元中選取合適的單元組合成最佳的實際電路。而這個原則就是約束（constraint file），這個檔案決定了最後chip的size和功能的實現。基本上綜合就是timing與area之間求得乙個平衡。
這個時候最好完成功耗分析（power analysis）
6．布局前**
待測物件：由邏輯門（gate-level）所組成的網表檔案（netlist）。這個階段的**結果必須和integration and simulaion階段一致。
特點：這個階段**時間一般比較長，利用作業系統所提供的工具程式來做自動化的批處理就顯得重要，例如unix提供的make等工具程式
7．布局與佈線階段（auto placement and route ，ap&r）
利用netlist和synthesis產生的constraint file檔案
目的：將實體的單元（cell）組合成晶元上真正的電路。
lfloorplan:決定管腳的排列和ip，macro等在ic內部擺放的位置。
lplacement:布局，將元件擺到適當的位置。何謂合適的位置，就要根據具體電路的功能，工程師的經驗和不斷地對結果的分析了。
lcts（clock tree synthesis）：將時序器件所需要的時鐘所需要的緩衝器放在合適的位置，避免產生clock skew。
lroute：將各元件（包括時鐘緩衝器）正確地走線。
lsdf（standard delay format）：此檔案的目的在於描述確切地元件及佈線時間延遲，以作為前端設計者再**的延遲計算，或作為靜態時序分析之用。這些timing 數值的前提是必須將線路的負載的r，c值提取出來。
8．布局後**/靜態時序分析/形式驗證階段（post-sim/sta/formal verification）
lpost-sim: 和前**必須的結果必須完全相同，但是因為有了更精確的timing資料，所以花費更大量的時間
lsta：**本身可分為動態和靜態
動態性：從**的起始至結束有許多個時間（event）發生來校驗其功能。耗時長
靜態時序分析：它並不管其待分析電路的功能如何，只要給定constraint，靜態時序分析就會分析電路結構，檢查所有時序上不滿足的地方。
lformal verification:?
9．drc/lvs檢查階段
drc（design rule check）:針對最後的layout結果做檢查，以校驗其是否違反元件本身的效能限制。
lvs（layout vs schematics）:針對電路圖和layout圖做一致性驗證。
10．design sign-off階段
即掩膜生產之用，就是一般所稱的tape-out.
11．手動修正（engineering change order,eco）
如果最後階段發現了bug，如果不大的話，那麼如果從頭改起將十分耗時，比較經濟的做法是以手動的方式對電路進行修改，或者對布局修改。
因為手動修改非常容易出錯，所以需要非常深厚的基本電路知識和經驗！
如果已經tape-out才發現設計上的錯誤，則最後的補救只能在金屬層的掩膜上修改！
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