數字後端（待補充）
數字ic設計筆試題簡答
1、專案需求：確定晶元的具體指標（spec）
2、系統級設計：用系統建模語言對各模組進行描述
3、前端設計：rtl設計、**、硬體原型驗證、電路綜合
4、後端設計：版圖設計、物理驗證、後**
5、封裝和測試：
工具：designcompiler、rtl compiler。designcompiler在市場中占有壟斷性地位，幾乎成為邏輯綜合的標準。
特點：a.從晶元生產的角度來看，在該步驟之前，所有的工作都可近似看做乙個虛擬性的，與現實無關。而從邏輯綜合起，後續所有的工作都將與工藝的物理特性、電特性等息息相關。邏輯綜合工具的功能主要是將veriloghdl格式的文字對映為網**式的文字，因此，它的功能等同於文字編譯器。那麼轉換的方式有很多種，工具如何選取呢？邏輯綜合過程中，整個文字格式的編譯過程是在給定的人為約束條件下進行的，通過這些約束和設定的目標來指導工具完成compiler的工作。所以，邏輯綜合過程可以看成乙個多目標（頻率、面積、功耗）多約束的工程優化問題。
b.該步驟中，通常會插入dft、clock gating等。
c.該步驟中通常加入memory、各種ip等。為了在各種工藝庫以及fpga原型驗證平台之間有乙個更方便的移植，注意適當處理這些memory、ip等的介面。該步驟中也可加入i/o、pll等。
dft(design for test):為了保證晶元內部的製造缺陷盡量能夠哦被檢測到，通過在電路中插入掃瞄鏈（scan chain）的方式，測試ic在生產製造過程中是否出現問題。加入dft會增加20%~30%的面積。但為了保證良率，為了給客戶的**是合格的需要將具有缺陷（工廠製造缺陷）的**篩除。
輸入檔案：
a.rtl**：由asic design engineers團隊提供；交接前，必須保證在第3步的check中沒有任何問題；
b.工藝庫（.db）：由晶圓廠提供；
c.約束（sdc）：由邏輯綜合工程師和asic design engineers共同商定。
輸出檔案：
a.網表：包含了rtl中的所有的邏輯資訊，除此以外，可能還會有dft、clock gating、i/o等；網表主要用於p&r等流程；
b.標準延遲檔案sdf：主要包含了網表中所有器件的延遲資訊，用於時序**；pt 會結合後端工具生成的乙個更為精確的sdf ，所以，通常會用pt的sdf 檔案做後**。
project檔案：.ddc；
c.各種報告：timing report、area report、constrain report、clock report、violation report等等，以及工具的log檔案。（此處最好能夠熟悉各種指令碼語言，將各種report處理為友好易讀形式）
數字後端設計又稱物理設計，將網標格式的文字轉化成乙個個有物理大小和位置的單元、連線。並且在實現過程中要滿足面積、功耗、效能等要求。
業界主流的後端工具來自synopsys、cadence兩家公司，雖然兩家公司工具不同但是基本流程相似。數字後端流程如下圖
參考：[1]:
[2]: 研分–摩文數字ic設計課程
[3]: 路科驗證筆試真題 100 題.pdf
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