1：培訓目標
培訓使用的fpga開發板（2塊）：
培訓demo效果：
2：培訓內容設計
a)：專案功能介紹
b)：培訓課題設計
siliconthink提供整套fpga開發板；原始的vivado設計工程（demo可以跑起來）；
學員根據自身能力與興趣，自行決定自己需要設計哪個（或多個）ip block；然後自己進行ip功能定義，rtl設計與**，fpga整合與除錯；
如果學員能力強，可以在編碼板的hdmi影象採集部分加入影象濾波功能（高斯/guided filter）；
注意：siliconthink在vivado設計工程中提交給學員的以上ip block，是經過綜合後的dcp網表（並且帶有執行時間限制，約10分鐘），可以整合，但不能商用。對應ip block的參考設計在華為雲伺服器中，學員可以登陸閱讀但是不能拷貝rtl原始碼。
c)：技術支援與指導
在1個培訓週期內，相關學員會加入乙個qq群，所以問題請在qq群內提問。由siliconthink的專業工程師提供問題解答或技術指導（不一定直接給出答案，但是能給出思路與方法，需要學員自行解決問題）。也鼓勵、歡迎學員間在qq群內相互學習，相互解決問題。
學員自己設計的ip block，如學員自己覺得必要，可以通過e-mail提交給siliconthink（[email protected]），由siliconthink的工程師進行瀏覽並給出設計的修改意見（如有）。
注：學員通過任何方式提交ip block給siliconthink後，允許siliconthink利用此設計在後續培訓中作為範例使用。比如：作為reference design，設計對比分析的例子。但是siliconthink不能用作別的商業用途。如果學員不願意，請不要提交ip design給siliconthink。
d)：板子除錯的支援注：
如需siliconthink提供現場技術支援，學員必須先提交完整的ip設計開發原始碼，學員自己的fpga vivado工程給siliconthink；
學員的路費，食宿費用需要自理；
現場技術支援費用，由雙方先行協商；
3：培訓計畫
a)：主要節點：
ip開發階段：siliconthink傳送完整的fpga demo與相關文件給學員，學員自己選定ip block，並進行設計開發（含規格定義，rtl架構，rtl編碼與**，vivado綜合與整合，跑出fpga bit）；
fpga測試除錯階段：siliconthink寄送fpga開發板給學員，由學員自己整合並除錯；
fpga現場技術支援：學員到珠海，siliconthink提供現場技術支援，直到問題解決；
b)：主要節點週期：
學員自學階段：無時間限制；
ip開發階段：最長8周；
fpga測試除錯階段：最長6周；
fpga現場技術支援：無時間限制，直至問題解決；
4：報名條件與方式：
課程諮詢：請發e-mail至：[email protected]；
5：建議先修課程
1: 《數字ic/fpga設計入門》系列課：
自學版：
現場版：
2: 《on-chip-bus 精講》：
3: 《數字ip設計例項_a》：
我司主頁（珠海芯思科技）：
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