如何學習數字積體電路 數字IC必讀書籍

2021-08-24 20:15:28 字數 2389 閱讀 6745

數字ic必讀書籍

1、數位電路基礎

讀書策略: 用時短、打基礎、必讀

認真閱讀、把書中的習題都做一遍、每章節重點必須要掌握。

書籍選擇:數位電路與系統(第3版) 戚金清

,王兢 編

2、《數字積體電路--電路、系統與設計》

經典書籍:暢銷書、本書詳細地介紹了mos管原理、cmos組合邏輯、時序邏輯、加法器乘法器等運算單元、儲存結構、以及時序、互連、電路寄生效應,包含充分的理論分析和電路結構圖。掌握此書能為數字ic設計打下非常堅固的基礎。

讀書策略:非常重要、堪稱數字ic設計基石、慢慢研讀---基礎書籍

此書耗時較長,不必一口氣看完,慢慢研讀即可、掌握其中的理論知識、理論推導不必非常了解,能夠知道公式的結論即可。

3、《verilog數字系統設計教程(第4版)》

verilog語言學習經典書籍,教你學會使用verilog編寫電路,實現常見功能。verilog是ic設計必須掌握的語言、常備此書,時常查閱。

讀書策略:必讀、時常查閱----基礎書籍

第一遍可以快速閱讀、知道知識點含義以及相應的位置、忘記的時候翻一翻書籍。

4、《verilog程式設計藝術》

本書介紹了大量verilog實現例項、包含計算單元、分頻電路、狀態機等,並且介紹了verilog設計的良好習慣,可以稱之為初學者的verilog規範與素材庫。

讀書策略:verilog高階書籍、常備---高階書籍

對於初學者來說,此書很使用,verilog數字系統設計教程知識介紹了verilog的設計語法與少量例項,此書能夠幫助我們更紮實的掌握verilog語言、能夠教會我們如何使用verilog語言設計電路。

5、《專用積體電路設計實用教程》

此書介紹了積體電路設計的整個流程,其中重點介紹了綜合原理、電路優化、最後還介紹了後端各流程的知識點。學完此書,對電路設計流程以及綜合原理、建立時間、保持時間等知識點會有深刻的了解。

讀出策略:系統而全面的書籍,有助於個人提公升--基礎書籍

6、《soc設計方法與實現》

本書系統、全面的介紹了soc設計的整個流程、讀完此書,讀者將會對如何設計一款晶元有著清晰的認識。

讀書策略:ic設計流程必讀書籍----基礎書籍

7、計算機相關書籍

此類書籍介紹了計算機是由哪些部分組成的,cpu是如何工作的。讀完此類書籍,會對cpu設計以及soc設計有個清晰的認識。

書籍推薦:

《計算機組成與設計:硬體/軟體介面》

《計算機組織與體系結構效能設計》

《數字設計和計算機體系結構》

讀書策略:可選擇讀1本、有時間可全部閱讀--必讀書籍

以上三本為計算機經典書籍,閱讀此書能偶對晶元的工作原理有著深刻的認識。

8、《綜合與時序分析的設計約束》

此書主要講解了綜合時的約束如何設計、知識點包含了綜合原理、靜態時序分析、tcl基礎、時序面積約束、時鐘產生約束等。讀完此書,將對ic設計的時序問題有著清晰的理解,編寫spyglass cdc約束和fpga約束將十分輕鬆。

讀書策略:時序重點書籍、頁數少、可一次讀完---高階書籍

9、《perl語言入門》

perl能夠有效提高數字ic設計的效率、很多批量操作都可以由perl指令碼完成、效率高、錯誤率低,已成為優秀工程師的必備技能。詳見:perl在ic設計中的應用。

本書作為perl指令碼的入門書籍,包含了perl指令碼的基本語法,需要20小時左右的時間能夠全部讀完,讀完後需要經常編寫小指令碼進行實踐操作。

10、《linux命令列與shell指令碼程式設計大全》

linux系統已經成為數字ic設計工程師的常用系統,掌握shell已經成為必備技能。

讀書策略:理解容易、操作性強、實踐機會多、可一次讀完--必讀書籍

數字積體電路的描述

一 三個描述領域 1.行為領域 描述乙個設計的基本功能,或者說所設計的電路應該做什麼。從概念上講,是純行為的描述,是輸入和輸出對映關係的描述。2.結構領域 描述乙個設計的邏輯結構,或者說乙個設計的抽象實現。典型的表達方式是一些抽象功能模組之間相互連線的網表。二 五個描述層次 1.系統級 是針對整個數...

數字積體電路的層次關係

一篇博文,挺喜歡它的那個層次圖,很清晰的反映了數字積體電路的層次關係 數位電路的設計,是按照層次化的方式進行的。在每乙個設計層次上,乙個複雜模組的內部細節可以被抽象化並用乙個黑盒子或模型來替代。典型的抽象層次 器件 電路 門 功能模組 系統。這點類似於軟體設計,也是採用層次化結構,乙個完整的程式由若...

讀 數字積體電路物理設計

靜態時序分析 sta貫穿設計過程的各個階段,從rtl邏輯綜合到布局 時鐘樹綜合 佈線和反標,直到tape out。每一次分析的目的都是為了檢查當前設計的結果是否滿足設計的約束條件。在做時序分析時,總延遲的期間延遲部分由時序庫提供,互連線延遲部分在每一階段是不一樣的。前者在設計中隨後者的變化而變化。即...