靜態時序分析
sta貫穿設計過程的各個階段，從rtl邏輯綜合到布局、時鐘樹綜合、佈線和反標，直到tape_out。每一次分析的目的都是為了檢查當前設計的結果是否滿足設計的約束條件。
在做時序分析時，總延遲的期間延遲部分由時序庫提供，互連線延遲部分在每一階段是不一樣的。前者在設計中隨後者的變化而變化。即隨著rc對器件負載和訊號轉換在不斷的更新和變化。
功耗分析
靜態功耗分析
靜態功耗又稱洩漏功耗，它是指電路處於等待或不啟用狀態時洩露電流所產生的功耗。洩露電流主要有4種：
動態功耗
指晶元工作中，電晶體處於跳變狀態所產生的功耗，主要由動態開關電流引起的動態開關功耗以及短路電流產生的短路功耗兩部分組成。
開關功耗
短路功耗
數字積體電路的描述
一 三個描述領域 1.行為領域 描述乙個設計的基本功能，或者說所設計的電路應該做什麼。從概念上講，是純行為的描述，是輸入和輸出對映關係的描述。2.結構領域 描述乙個設計的邏輯結構，或者說乙個設計的抽象實現。典型的表達方式是一些抽象功能模組之間相互連線的網表。二 五個描述層次 1.系統級 是針對整個數...
數字積體電路的層次關係
一篇博文，挺喜歡它的那個層次圖，很清晰的反映了數字積體電路的層次關係 數位電路的設計，是按照層次化的方式進行的。在每乙個設計層次上，乙個複雜模組的內部細節可以被抽象化並用乙個黑盒子或模型來替代。典型的抽象層次 器件 電路 門 功能模組 系統。這點類似於軟體設計，也是採用層次化結構，乙個完整的程式由若...
VerilogHDL 1 數字積體電路設計方法概述
硬體描述語言是一種用形式化方式來描述數位電路和系統的語言。它的主要作用是 數位電路系統的設計者利用這種語言可以從上層到下層 從抽象到具體 逐步描述自己的設計思想，用一系列分層次的模組來表示極其複雜的數字系統。符合ieee標準的硬體描述語言是veriloghdl和vhdl兩種。它們的共同特點是 能夠形...