7.1什麼是sta環境
表現為時序約束
7.2時鐘定義
典型：
7.2.1clock uncertainty
約束：建立時鐘不確定性縮短了有效時鐘週期，保持時間不確定性增加了require time，就是說需要保持的時間更長了
還有在時鐘邊界上的時鐘不確定性 講的不是很細 沒圖
7.2.2clock latency
約束：
有兩種時鐘延遲：
network latency是指從時鐘定義的點create_clock到觸發器時鐘引腳的延時
source latency也稱為insertion delay是從時鐘源到時鐘定義點的延時
7.3衍生時鐘
衍生時鐘不需要額外的約束，source latency不必考慮在內
衍生時鐘頻率可以高於主時鐘：
衍生時鐘有很多種約束，具體遇到再看吧
7.4 約束輸入路徑
sta不能檢查沒有約束的路徑
7.5 約束輸出路徑
7.6時序路徑組
7.7外部屬性建模
對於輸入訊號要指定slew 輸出要指定負載
7.7.1 set_drive 設定的是輸入埠的電阻值,如果設定為0認為驅動無限大
7.8設計規則檢查
常用於sta設計檢查的是max_transition和max_capacitance。
7.9虛擬時鐘
之後可以對虛擬時鐘指定io約束
7.10提煉時序分析
set_case_annlysis為單元引腳或者輸入埠指定乙個常量
set_disable_timing打破時序弧
set_false_path設定不讓sta分析的路徑
set_multicycle_path指定需要超過乙個時鐘週期的路徑
7.12路徑分割
如果只想知道一段路徑裡面部分組合邏輯鏈的延時可以自行設定startpoint和endpoint
紅帽7 配置網絡卡
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