1. 組合邏輯電路（組合電路）
1、任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關
1.1 邏輯函式的表示方法
邏輯函式（輸入輸出之間的函式關係）
1、邏輯真值表
2、邏輯函式式（還可以用卡諾圖表示）
3、邏輯圖 （由邏輯圖形符號與或非等，構成的圖）
4、波形圖
1.2 組合邏輯電路的設計方法
1、邏輯抽象（畫邏輯真值表）
2、寫邏輯函式式
3、選定器件
4、化簡函式表示式
5、畫出邏輯電路的連線圖
1.3常用的組合邏輯電路
1、8-3編碼器
2、3-8解碼器
3、2-10進製解碼
1.4 組合邏輯電路中的競爭-冒險現象
1.4.1 競爭的形成
閘電路兩個輸入訊號同時向相反的邏輯電平跳變（乙個從1變為0，乙個從 0變為1）的現象稱為競爭
由於競爭而在電路輸出端可能產生尖峰脈衝的現象稱為競爭-冒險
【注釋】
有競爭不一定存在冒險
例子：與門的兩個輸入，a=1,b=0或a=0,b=1,輸出皆為0，但當兩者電平皆開始跳變時，從0上公升到1的速度快於從1下降到0的速度，這樣在極短時間內就會出現ab同時為高的狀態，即產生了輸出為1的尖峰脈衝，或稱電壓毛刺，它是系統內部的一種雜訊，此現象即為競爭-冒險現象
如果，在0上公升到1之前，1已經下降0，就不存在冒險現象了
1.4.2冒險-競爭現象的檢測
只改變乙個輸入變數狀態，通過邏輯函式式來判斷組合邏輯電路中是否存在競爭-冒險的現象，比如在一定條件下，可以將y寫成y=a+a』 或 y=a*a',則可判定一定存在競爭-冒險的現象
1.4.3 消除競爭-冒險現象的辦法
1、接入濾波電容
輸出端接入一很小的濾波電容，足以把尖脈衝的幅度削弱至閘電路的閾值電壓之下
【缺點】增加了輸出電壓波形的上公升時間和下降時間，是波形變壞
2、引入選通脈衝
相當於引入乙個使能訊號，有了他就可以，固定電路的輸出時間，給充足的反應時間
【要求】對脈衝的寬度和作用的時間有嚴格的要求
3、修改邏輯設計
增加冗餘項
2 時序邏輯電路
任一時刻的輸出訊號不僅取決於當時的輸入訊號，而且還取決於電路原來的狀態，即與以前的輸入有關。
（待續）
組合邏輯與時序邏輯
組合邏輯 輸出只是當前輸入邏輯電平的函式 有延時 與電路的原始狀態無關。當前電路輸入訊號任何乙個發生改變，輸出都將發生改變。時序邏輯 輸出不僅是當前輸入電平的函式，還與目前電路的狀態有關。若controlswitch為1，則輸出in訊號，否則輸出0。inout 7 0 bus 定義匯流排wire a...
組合邏輯和時序邏輯
組合邏輯和時序邏輯 一 組合邏輯 always 敏感訊號 或者always 組合邏輯相當於組合電路，與或非門組成的電路，其輸出只與當前狀態有關，與其他輸入狀態的函式無關，不涉及訊號跳變處理 組合邏輯競爭冒險 只要輸入訊號同時變化，組合邏輯就必然產生毛刺 二 時序邏輯 always 跳變時鐘 是時序電...
組合邏輯和時序邏輯
根據邏輯電路的不同特點，數位電路可以分為 組合邏輯和時序邏輯。1 組合邏輯 組合邏輯的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原本的狀態無關，邏輯中不牽涉跳變沿訊號的處理，組合邏輯的verilog描述方式有兩種 1 always 電平敏感訊號列表 always模組的敏感列表為所有判斷條件訊...