根據邏輯電路的不同特點，數位電路可以分為：組合邏輯和時序邏輯。
1 組合邏輯：
組合邏輯的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原本的狀態無關，邏輯中不牽涉跳變沿訊號的處理，組合邏輯的verilog描述方式有兩種：
（1）：always @（電平敏感訊號列表）
always模組的敏感列表為所有判斷條件訊號和輸入訊號，但一定要注意敏感列表的完整性。在always 模組中可以使用if、case 和for 等各種rtl 關鍵字結構。由於賦值語句有阻塞賦值和非阻塞賦值兩類，建議讀者使用阻塞賦值語句「=」。always 模組中的訊號必須定義為reg 型，不過最終的實現結果中並沒有暫存器。這是由於在組合邏輯電路描述中，將訊號定義為reg型，只是為了滿足語法要求。
（2）：assign描述的賦值語句。
訊號只能被定義為wire型。
2 時序邏輯：
時序邏輯是verilog hdl 設計中另一類重要應用，其特點為任意時刻的輸出不僅取決於該時刻的輸入，而且還和電路原來的狀態有關。電路裡面有儲存元件（各類觸發器，在fpga 晶元結構中只有d 觸發器）用於記憶資訊，從電路行為上講，不管輸入如何變化，僅當時鐘的沿（上公升沿或下降沿）到達時，才有可能使輸出發生變化。
與組合邏輯不同的是：
（1）在描述時序電路的always塊中的reg型訊號都會被綜合成暫存器，這是和組合邏輯電路所不同的。
（2）時序邏輯中推薦使用非阻塞賦值「<=」。
（3）時序邏輯的敏感訊號列表只需要加入所用的時鐘觸發沿即可，其餘所有的輸入和條件判斷訊號都不用加入，這是因為時序邏輯是通過時鐘訊號的跳變沿來控制的。
組合邏輯和時序邏輯
組合邏輯和時序邏輯 一 組合邏輯 always 敏感訊號 或者always 組合邏輯相當於組合電路，與或非門組成的電路，其輸出只與當前狀態有關，與其他輸入狀態的函式無關，不涉及訊號跳變處理 組合邏輯競爭冒險 只要輸入訊號同時變化，組合邏輯就必然產生毛刺 二 時序邏輯 always 跳變時鐘 是時序電...
組合邏輯和時序邏輯
根據邏輯電路的不同特點，數位電路可以分為 組合邏輯和時序邏輯。1 組合邏輯 組合邏輯的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原本的狀態無關，邏輯中不牽涉跳變沿訊號的處理，組合邏輯的verilog描述方式有兩種 1 always 電平敏感訊號列表 always模組的敏感列表為所有判斷條件訊...
FPGA中組合邏輯和時序邏輯的區別
數位電路根據邏輯功能的不同特點，可以分成兩大類，一類叫組合邏輯電路 簡稱組合電路 另一類叫做時序邏輯電路 簡稱時序電路 1 組合邏輯概念 組合邏輯電路在邏輯功能上的特點是任意時刻的輸出僅僅取決於該時刻的輸入，與電路原來的狀態無關，不涉及對訊號跳變沿的處理，無儲存電路，也沒有反饋電路。通常可以通過真值...