1．結構框圖：
2．管腳功能描述
管腳符號
型別描述
a0-a9,a10/ap,a11,a12/bc#,a13
input
位址輸入。為activate命令提供行位址，和為read/write命令的列位址和自動預充電位（a10），以便從某個bank的記憶體陣列裡選出乙個位置。a10在precharge命令期間被取樣，以確定precharge是否應有於某個bank：a10為低，這個bank由ba[2:0]來選擇，或者a10為高，對所有bank。在load mode命令期間，位址輸入提供了乙個操作碼。位址輸入的參考是vrefca。a12/bc#：在模式暫存器（mr）使能的時候，a12在read和write命令期間被取樣，以決定burst chop(on-the-fly)是否會被執行（high=bl8執行burst chop），或者low-bc4不進行burst chop。
ba0,ba1,ba2
input
bank位址輸入。定義activate、read、write或precharge命令是對那乙個bank操作的。ba[2:0]定義在load mode命令期間哪個模式（mr0、mr1、mr2）被裝載，ba[2:0] 的參考是vrefca
ck,ck#
input
時鐘。差分時鐘輸入，所有控制和位址輸入訊號在ck上公升沿和ck#的下降沿交叉處被取樣，輸出資料選通（dqs、dqs#）參考與ck和ck#的交叉點。
ckeinput
時鐘使能。使能（高）和禁止（低）內部電路和dram上的時鐘。由ddr3 sdram配置和操作模式決定特定電路被使能和禁止。cke為低，提供precharge power-down和self refresh操作（所有bank都處於空閒），或者有效掉電（在任何bank裡的行有效）。cke與掉電狀態的進入退出以及自重新整理的進入同步。cke與自重新整理的退出非同步，輸入buffer（除了ck、ck#、reset#和odt）在power-down期間被禁止。輸入buffer（除了cke和reset#）在self refresh期間被禁止。cke的參考是vrefca。
cs#input
片選。使能（低）和禁止（高）命令解碼，當cs#為高的時候，所有的命令被遮蔽，cs#提供了多rank系統的rank選擇功能，cs#是命令**的一部分，cs#的參考是vrefca。
dminput
資料輸入遮蔽。dm是寫資料的輸入遮蔽訊號，在寫期間，當伴隨輸入資料的dm訊號被取樣為高的時候，輸入資料被遮蔽。雖然dm僅作為輸入腳，但是，dm負載被設計成與dq和dqs腳負載相匹配。dm的參考是vrefca。dm可選作為tdqs
odtinput
片上終端使能。odt使能（高）和禁止（低）片內終端電阻。在正常操作使能的時候，odt僅對下面的管腳有效：dq[7:0],dqs,dqs#和dm。如果通過load mode命令禁止，odt輸入被忽略。odt的參考是vrefca
ras#,cas#,we#
input
命令輸入，這三個訊號，連同cs#，定義乙個命令，其參考是vrefca
reset#
input
復位，低有效，參考是vss，復位的斷言是非同步的。
dq0-dq7
i/o資料輸入/輸出。雙向資料，dq[7:0]參考vrefdq
dqs,dqs#
i/o資料選通。讀時是輸出，邊緣與讀出的資料對齊。寫時是輸入，中心與寫資料對齊。
tdqs,tdqs#
output
終端資料選通。當tdqs使能時，dm禁止，tdqs和tdds提供終端電阻。
vddsupply
電源電壓，1.5v+/-0.075v
vddq
supply
dq電源，1.5v+/-0.075v。為了降低雜訊，在晶元上進行了隔離
vrefca
supply
vrefdq
supply
資料的參考電壓。vrefdq在所有時刻（除了自重新整理）都必須保持規定的電壓
vsssupply
地vssq
supply
dq地，為了降低雜訊，在晶元上進行了隔離。
zqreference
輸出驅動校準的外部參考。這個腳應該連線240ohm電阻到vssq
3．狀態圖：
act = activate prea = precharge all srx = 自重新整理推出
mpr = 多用處暫存器 read = rd，rds4，rds8 write=wr，wrs4，wrs8
mrs=模式暫存器集 read ap=rdap,rdaps4,rdaps8 write=wrap,wraps4,wraps8
pde=掉電進入 ref=refresh zqcl=zq long calibration
pdx=掉電推出 reset=啟動復位過程 zacs=za short calibtation
pre=預充電 sre=自重新整理進入
4. 基本功能
ddr3 sdram是高速動態隨機訪問儲存器，內部配置有8個bank。ddr3 sdram使用8n預取結構，以獲得高速操作。8n預取結構同介面組合起來以完成在i/o腳上每個時鐘兩個資料字的傳輸。ddr3 sdram的乙個單次讀或寫操作由兩部分組成：一是在內部dram核中進行的8n位寬四個時鐘資料傳輸，另乙個是在i/o腳上進行的兩個對應n位寬、半時鐘週期的資料傳輸。
對ddr3 sdram的讀寫操作是有方向性的突發操作，從乙個選擇的位置開始，突發長度是8或者是乙個以程式設計序列的長度為4的chopped突發方式。操作開始於active命令，隨後是乙個read/write命令。active命令同時併發含帶位址位，以選擇bank和row位址（ba0-ba2選擇bank、a0-a15選擇row）。而read/write命令併發含帶突發操作的起始column位址，並確定是否發布自動預充電命令（通過a10）和選擇bc4或bl8模式（通過a12）（如果模式暫存器使能）。
在正常操作之前，ddr3 sdram必要以預先定義的方式上電和初始化。
DDR3各個頻率詳解
最近在看ddr3的文件，說說對ddr3的頻率的見解，其實我是想知道在ddr3的文件中，頻率最低的定義是ddr3 800 其實這個頻率是可以降低的，只是官方建議這個最低的值而已 我想知道這個800是怎麼來的，下面的dram引腳名稱按照ddr3 spec來寫，首先我們需要明確幾個頻率概念 1，核心頻率c...
DDR3學習之一 好用的學習資料
理解ddr xilinx平台ddr3設計教程之 xilinx平台ddr3設計教程之綜合 xilinx平台ddr3設計教程之設計 理解ddr ip 核 理解時序 學習ddr的時候首先要知道ip核怎麼配置，然後就是用axi 的應答機制怎麼來控制讀寫。首先要把前面幾個 都看一遍，特別是ddr設計教程，還有...
鎂光ddr3佈線規則 DDR3走線規則 pdf
ddr3走線規則 3 pcb 設計建議 3.1 fanout封裝設計建議 hi3716m 的封裝為pbga600 管腳間距0.8 公釐。在pcb 設計時，可以採用四層pcb 板的設計，建議如下分層 top 層 訊號走線 內一層 地平面層 內二層 電源平面層 bottom 層 訊號走線 在成本非常敏感...