9 時序邏輯電路設計描述技巧

2021-09-29 12:21:52 字數 3005 閱讀 9090

目錄

時序邏輯電路設計描述技巧

9.1、時序邏輯電路的特點和基本單元

(1)特點

(2)基本儲存單元

9.2、常見時序邏輯電路的描述

(1)計數器

(2)時鐘分頻器

(3)通用移位暫存器

(4)線性反饋移位暫存器——lfsr建模

與組合邏輯電路不同,時序邏輯電路的輸出不僅與當前的輸入有關,還與電路原來的狀態有關,有組合邏輯和儲存電路、或僅由儲存電路組成。

一般時序電路的結構

記憶特性是時序邏輯電路的基本特徵。

時序邏輯電路一般分為同步時序電路和非同步時序電路兩類。同步時序電路中所有儲存單元狀態變化都由同一時鐘訊號控制,比較容易滿足建立時間和保持時間的要求,可以很好地避免電路中的毛刺,有利於器件移植和進行靜態序分析(sta)。而非同步時序電路不存在全域性時鐘,各觸發器翻轉的時間不定,資料傳輸效率較低,電路的核心由組合邏輯實現,最大的問題是容易產生毛刺,容易影響電路可靠性、穩定性。因此同步時序電路可以獲得比非同步時序電路更高的工作可靠性和工作速度,設計複雜度遠遠低於非同步時序電路。

一般的綜合工具不支援非同步時序邏輯的綜合,並且用非同步時序邏輯很難控制由組合邏輯和延遲所產生的冒險和競爭。

時序邏輯電路包含儲存電路,儲存電路是通過基本的儲存單元來實現的。儲存單元按觸發方式可以分為電平觸發和邊沿觸發兩種。電平觸發實現的是鎖存器,邊沿觸發實現的是觸發器。

①鎖存器是電平觸發的儲存單元,基本的鎖存器是rs鎖存器,使用交叉耦合連線的或非門與非門反饋結構使得電路儲存0、1狀態,但這種與非門結構的rs鎖存器,某些情況輸出不穩定,輸入為00變為11時會在電路中產生競爭,一般使用經過改進的rs鎖存器,即透明鎖存器。

rs鎖存器

透明鎖存器

module latch(d,gate,q);

input d, gate;

output q;

wire d,gate;

reg q;

always @ (d or gate)

if(gate)

q <= d ;

endmodule

需要謹慎使用latch:

②觸發器是邊沿敏感的儲存單元,資料的儲存動作由某一訊號(時鐘)的上公升沿或下降沿進行同步,所儲存資料取決於時鐘在其有效沿發生跳變時資料輸入端當前的資料,其他時候資料保持不變。

觸發器要正常工作必須滿足兩個重要引數:建立時間t

su和保持時間t

h。建立時間t

su是輸入資料被鎖存到觸發器之前必須保持穩定不變的最小時間,保持時間t

h是指有效時鐘沿到來之後,輸入資料必須保持穩定不變的最小時間。如果不滿足這兩個引數,觸發器就不能被正確置位,電路就不能正常工作。

觸發器的建立時間和保持時間

觸發器有兩種復位方式,一種是同步復位,一種是非同步復位。具體描述方式是:描述同步復位方式的always語句的事件敏感表中只有時鐘的上公升沿或下降沿訊號,如always@(posedge clk)或always@(negedge clk);而非同步復位方式還需要在always敏感列表中再加入復位訊號,如always@(posedge clk or negedge reset)。

同步復位僅在時鐘的有效沿取樣復位訊號,可有效避免因復位訊號毛刺造成的亞穩態和錯誤,增強了電路的穩定性,可設計出100%的同步時序電路,有利於時序分許,其綜合結果的頻率往往較高。但使用同步復位時,復位訊號長度大於時鐘週期才能保證可靠復位,而且常會增加邏輯資源。

而非同步復位作用時與時鐘訊號無關,如果非同步復位釋放時間與時鐘有效沿達到時間一致,容易造成觸發器輸出亞穩態;另外如果產生非同步復位訊號的組合邏輯產生了毛刺,則毛刺的有效沿會使觸發器誤復位。但非同步設計簡單,節約邏輯資源。

計數器一般完成計數、定時、時鐘分頻和某些時序控制訊號的生成,同步計數器最簡單、直觀的描述方式是用「+」或「-」常數的算術操作,最終對用的硬體由加法器(或減法器邏輯)和暫存器實現。

帶使能端的同步置位遞減計數器

同步十進位制加法計數器

時鐘分頻器分為偶數分頻器和奇數分頻器。偶數分頻器比較簡單,只需實現乙個時鐘同步計數器,然後在響應的暫存器位抽頭即可,奇數分頻器稍微複雜,需使用case結構或簡單的狀態機,其難點在於如何通過組合邏輯調整分頻時鐘的占空比。(如果要獲得50%占空比的分頻時鐘,需使用時鐘正負沿。)

4位序列移位暫存器的兩種描述

線性反饋移位暫存器(linear feedback shift register,lfsr)是一種特殊的時序移位暫存器,能利用組合反饋邏輯生成相應的偽隨機二進位制序列。典型應用如計數器、偽隨機數產生器、資料壓縮、資料加解密、資料完整性檢查等,相同的功能如果使用lfsr實現,面積和速度上都有明顯優勢。

n位lfsr是由n個觸發器構成的暫存器鏈和鏈中某些節點的組合反饋迴路組成。反饋迴路邏輯選擇異或門、同或門,每個暫存器僅實現時鐘沿移位功能。根據反饋電路的不同,lfsr的實現結構分為內異或結構和外異或結構。

n位內異或lfsr結構(也稱一對多結構)

n位外異或lfsr結構(也稱多對一結構)

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