din和
dout
引腳連起來，再和cpu的一根資料線相連。
6．位址線的連線及儲存晶元片選訊號的產生
乙個儲存器系統通常需要若干個儲存晶元。為了能正確實現定址，一般的做法是，將cpu或系統的一部分位址線(通常是低位位址線，位數取決於儲存晶元的容量)連到所有儲存晶元，以進行片內定址(儲存晶元內均設有位址解碼器)；而用另一部分位址線(高位位址線)進行晶元選擇。儲存器系統設計的關鍵在於如何進行晶元選擇，即如何對高位位址解碼以產生晶元的片選訊號，常用以下三種方法：
(1)線選法
用一根位址線直接作乙個儲存晶元的片選訊號。例如，一台8位微機，有16根位址線，現要配2 kb ram和2 kb rom，均選用2 k×8位的晶元，則各需一片。這時可採用一種最簡單的位址選擇方法，如圖3．24所示。將cpu的位址線的低11位(a10～a0)和兩個晶元的位址線分別相連，晶元的片選
這裡分析一下ram晶元占用位址空間的情況。未用的位址位(這裡是a13～a11)通常取0，即ram晶元的設計位址空間為8000h～87ffh。將a15、a14固定為1 0，a10一ao作片內定址，當a13～a11取不同的組合時，可形成包括上述設計空間在內的8個區域。除去設計空間外，其他區域是：8800h～8fffh，9000h～97ffh，…，b800h～bfffh。由於a13～a11沒有參加解碼，訪問這7個區域中的任何乙個單元都會影響到設計空間中相應的單元，因此，這7個區域不得他用。可以認為這些區域也被該ram晶元所占用著，稱這些區域為設計空間的重疊區。對於該例中的rom晶元，同樣也存在7個重疊區，讀者可自行分析。
線選法的優點是簡單、無需外加選擇電路；缺點是不能有效地利用位址空間，也不便於系統的擴充。該方法可用在儲存容量需求小，且不要求擴充的場合，例如微控制器應用系統。
(2)全解碼
全部位址線參加解碼，除去進行片內定址的低位位址線外，其餘位址線均參加解碼，以進行片選。例如，一台8位微機，現要求配8 kb ram，選用2 k×8位的晶元，安排在64 kb位址空間低端的8 kb位置。圖3．25所示為該8 kb ram與cpu(或系統匯流排)的連線。圖中74lsl38是3線一8線解碼器。它有3個**輸入端c、b、a(a為低位)和8個解碼輸出端y0～y7。74lsl38還有3個使能端(或叫允許端)g1、
從圖3．25中可以看到，除片內定址的低位位址線外，高位位址都參與了解碼。根據圖中的接法，當a15～a1l為00000時，yo有效，選中左起第一片；為00001時，y1有效，選中左起第二片，其他依此類推。
全解碼的優點是可利用全部位址空間，可擴充性好；缺點是解碼電路開銷大。
(3)部分解碼
它是前兩種方法的綜合，即除進行片內定址的低位位址線外，其餘位址線有一部分參加解碼以進行片選。以圖3．26所示為例，這裡最高位a15沒有參加解碼。因為a15沒有參加解碼，所以也存在重疊區問題。
部分解碼是界於線選法和全解碼之間的一種方法，其效能也界於二者之間：可定址空間比線選法大，比全解碼小；而解碼電路比線選法複雜，比全解碼簡單。
主儲存器與CPU的連線
半導體儲存器的讀寫時間一般在十幾至幾百毫微秒之間，其晶元整合度高，體積小，片內含有解碼器和暫存器等電路。常用的半導體儲存器晶元有多字一位片和多字多位片，如16m位容量的晶元可以有16m 1位和4m 4位等種類。一 儲存容量的擴充套件 目前單片儲存晶元的容量總是有限的，它在字數或字長方面與實際儲存器的...
26儲存器與CPU連線原理
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CPU與儲存器
上文說到計算機的組成。計算機誕生初期的功能就是代替人工進行大資料量的運算。人們善於思考，但是不善於複雜重複的計算，因而這些任務就都交給計算機來做。如果一開始就做高階程式語言的開發工作，而對計算機底層的知識了解甚少，那麼很容易產生知識盲點，而且當知識進步，程式語言變化的時候，會產生 技術變化的太快，跟...