用verilog寫乙個組合邏輯的ram64x8的儲存器組織，實現簡單的讀寫功能
乙個ram64x8的儲存器由4x2=8個ram16x4的儲存晶元組成
核心**：
連線其他模組和外部介面的模組檔案virtual_lab_top.v：
//64x4儲存器實驗
`default_nettype none
module virtual_lab_top //訊號的輸入和輸出
( input wire clock,
input wire [4:0] button, //按鍵
input wire [35:0] switch, //開關
output wire [35:0] led, //指示燈
output wire [3:0] hex0, //數碼管
output wire [3:0] hex1,
output wire [3:0] hex2,
output wire [3:0] hex3
); //輸入埠賦值給內部訊號
wire [5:0] adrs = switch[5:0];
wire [7:0] data = switch[13:6];
wire write = button[0];
wire read = button[1];
wire re = button[2];
//內部訊號賦值給輸出埠（數碼管）觀察
assign hex0 = temp[3:0];
assign hex1 = temp[7:4];
//實驗邏輯
wire [7:0] temp;
reg _ce,_we,_oe;
always@(posedge write or posedge read or posedge re)
begin
if(write)
begin
_ce<=1'b0;
_we<=1'b0;
_oe<=1'b1;
endelse if(read)
begin
_ce<=1'b0;
_we<=1'b1;
_oe<=1'b0;
endelse
begin
_ce<=1'b1;
_we<=1'b1;
_oe<=1'b1;
endendram64x8 u1(.adrs(adrs),.data(data),._ce(_ce),._we(_we),._oe(_oe),.temp(temp));
endmodule
module ram16x4(
input [3:0]adrs,
input [3:0]data,
input _ce,_we,_oe,
output reg [3:0] temp
); reg [3:0] mem[0:15];//16 x 4 ram
//assign data = (~_ce & _we & ~_ce)? temp:4'hz;
always@(*)
begin
if(_ce == 0) begin
if(_we == 0&&_oe == 1)
mem[adrs] <= data;
else if(_we == 1&&_oe == 0)
temp <= mem[adrs];
else
temp <= 4'hz;
endend
endmodule
module ram16x8(
input [3:0] adrs,
input [7:0] data,
input _ce,_we,_oe,
output [7:0] temp
);ram16x4 u1(adrs,data[7:4],_ce,_we,_oe,temp[7:4]);
ram16x4 u2(adrs,data[3:0],_ce,_we,_oe,temp[3:0]);
endmodule
module ram64x8(
input [5:0] adrs,
input [7:0] data,
input _ce,_we,_oe,
output [7:0] temp
);reg [3:0] _cee;
ram16x8 u1(adrs[3:0],data,_cee[0],_we,_oe,temp);
ram16x8 u2(adrs[3:0],data,_cee[1],_we,_oe,temp);
ram16x8 u3(adrs[3:0],data,_cee[2],_we,_oe,temp);
ram16x8 u4(adrs[3:0],data,_cee[3],_we,_oe,temp);
//2-to-4 decode
always@(*)
begin
if(_ce==0)
case(adrs[5:4])
0:_cee=4'b1110;
1:_cee=4'b1101;
2:_cee=4'b1011;
3:_cee=4'b0111;
default:_cee=4'hf;
endcase
else
_cee = 4'hf;
endendmodule
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