關於FPGA的自我先總結(二)

2021-09-16 14:04:42 字數 312 閱讀 3146

1、延時

`timescale 1ns/1ps //定義**基本週期為1ns,**精度為1ps

#1 表示延時乙個基本週期再執行後面的語句,此處為延時1ns,**或者模組設計均可直接這麼用,但是不可綜合

2、累加、累乘

sum<=a*b+sum1這種寫法是允許的,並且是可以在乙個時鐘週期裡完成,這種寫法是乘法器後再級聯乙個加法器,也可用組合邏輯分開寫成兩個always語句,區別是第二種寫法比第一種多延時乙個時鐘。但是第一種寫法還不清楚最多可以級聯多少個可以在乙個時鐘裡完成所有計算。

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