組合邏輯是指輸出只與當前的輸入邏輯電平有關，與電路的原始狀態無關的邏輯電路，屬於無記憶電路，常用於多路器、加法器、解碼器等
問號表示式的形式
assign data_out = en ? a:b;
一般的應用主要在三段式狀態機中的狀態轉移判斷中，三段式狀態機語句分別為：次態遷移到現態、狀態轉移條件判斷、次態暫存器輸出。
//引數宣告
parameter idle = 2'b00;
parameter s0 = 2'b01;
parameter s1 = 2'b10;
//內部訊號宣告
reg[1:0] current_state;
reg[1:0] next_state;
//訊號輸出
reg data_out;
//第一段：狀態暫存器的儲存
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n)
current_state <= idle;
else
current_state <= next_state;
end//第二段 次態的組合邏輯
always @ (w_i or current_state)
begin
case(current_state)
idle：begin
if(w_i) next_state = s0;
else next_state = idle;
end
s0: begin
if(w_i) next_state = s1;
else next_state = idle;
end
s1: begin
if(w_i) next_state = s1;
else next_state = idle;
end
default : next_state = 2'bxx;
endcase
end//第三段：輸出邏輯
always @ (*)
beign
case(current)
idle: data_out = 1'b0;
s0: data_out = 1'b0;
s1: data_out = 1'b1;
default: data_out = 1'bz;
endcase
end
框圖
代 碼如1.2節
[框圖]
**
//第一段：狀態暫存器的儲存
always @ (posedge clk )
begin
current_state <= next_state;
end//第二段 組合邏輯和狀態輸出
always @ (w_i or current_state)
begin
case(current_state)
idle：begin
data_out = 1'bz;
if(w_i) next_state = s0;
else next_state = idle;
end
s0: begin
data_out = 1'b0;
if(w_i) next_state = s1;
else next_state = idle;
end
s1: begin
data_out = 1'b1;
if(w_i) next_state = s1;
else next_state = idle;
end
default : next_state = 2'bxx;
endcase
end
您可以使用quartus®ii軟體通過以下步驟生成自定義的ipcore：
1.建立乙個新專案，新增客戶verilog / vhdl**檔案，然後將此檔案設定為頂級實體。然後執行analysis＆elaboration。
2.選擇quartus ii軟體選單（project - > export design partation …）並生成***.qxp檔案。
3.使用生成的***.qxp檔案作為ipcore。
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