P2P介面Booth乘法器設計

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擴充套件a的位數為n+1位，新增，則a變為：

從i=0開始，到i=n-1結束，依次考察的值，做如下操作：

最後，捨棄r的最右端1位，即獲得

其原理比較容易理解，對於以上乘法，可以分解為：

以上是位移乘法器的原理，那麼對於booth乘法器，新增了一條：

即有：將移位乘法器原理式中連續為1的部分使用兩個減法代替，即形成booth乘法器

這次實現了乙個基於p2p介面的booth乘法器，位寬可配置。

module booth_mul #(

parameter din_width_log = 3
)( input clk, // clock
input rst_n, // asynchronous reset active low
input din_valid,
output din_busy,
input [2 ** din_width_log-1:0] din_data_a,
input [2 ** din_width_log-1:0] din_data_b,
output reg dout_valid,
input dout_busy,
output [2 ** (din_width_log + 1) - 1:0]dout_data
);

parameter init = 2'b00;

parameter work = 2'b01;
parameter tran = 2'b11;
reg [din_width_log-1:0]shifter_counter;
reg [1:0] status,next_status;
always @(posedge clk or negedge rst_n) begin : proc_status
if(~rst_n) begin
status <= 'b0;
end else begin
status <= next_status;
endendwire is_computed = (shifter_counter == 2 ** din_width_log - 1);
wire is_traned = dout_valid && !dout_busy;
always @(*) begin
case (status)
init:begin
if(din_valid) begin
next_status = work;
end else begin
next_status = init;
endend
work:begin
if(is_computed) begin
next_status = tran;
end else begin
next_status = work;
endend
tran:begin
if(is_traned) begin
next_status = init;
end else begin
next_status = tran;
endend
default : next_status = init;
endcase
endassign din_busy = status[0];
always @(posedge clk or negedge rst_n) begin
if(~rst_n) begin
shifter_counter <= 'b0;
end else if(status == work) begin
shifter_counter <= shifter_counter + 1'b1;
end else begin
shifter_counter <= 'b0;
endendalways @(posedge clk or negedge rst_n) begin
if(~rst_n) begin
dout_valid <= 'b0;
end else if(is_computed) begin
dout_valid <= 1'b1;
end else if(is_traned) begin
dout_valid <= 'b0;
endend

reg [2 ** din_width_log:0]a_data;

wire is_read = !din_busy && din_valid;
always @(posedge clk or negedge rst_n) begin : proc_a_data
if(~rst_n) begin
a_data <= 0;
end else if(is_read) begin
a_data <= ;
end else if(status == work) begin
a_data <= a_data >> 1;
endendreg [2 ** (din_width_log + 1) - 1:0]b_data;
always @(posedge clk or negedge rst_n) begin : proc_b_data
if(~rst_n) begin
b_data <= 0;
end else if(is_read)begin
b_data <= ;
end else if(status == work) begin
b_data <= b_data << 1;
endendreg [2 ** (din_width_log + 1):0]temp_data,result_data;
always @(*) begin
case (a_data[1:0])
2'b01:temp_data = dout_data + b_data;
2'b10:temp_data = dout_data - b_data;
default:temp_data = dout_data;
endcase
endalways @(posedge clk or negedge rst_n) begin : proc_dout_data
if(~rst_n) begin
result_data <= 0;
end else if(is_read) begin
result_data <= 'b0;
end else if(status == work) begin
result_data <= temp_data;
endendassign dout_data = result_data;
endmodule

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