FPGA入門練習 Verilog寫乙個下降沿檢測

記錄學習fpga的點點滴滴

//首先是**

module check_down(

input clk,
input gate,//測試訊號
input rst_n,
output sign
);reg d0;
reg d1;
always @(posedge clk or negedge rst_n)begin
if(!rst_n) begin
d0 <= 1'b0;
d1 <= 1'b0;
endelse begin
d0 <= gate;
d1 <= d0;
endendassign sign=d1&(~d0);
endmodule在這裡插入**片

`timescale 1 ns/ 1 ns

module tb_check_down();
reg clk;
reg rst_n;
reg gate;
wire sign;
check_down u1(.clk(clk),.rst_n(rst_n),
.gate(gate),.sign(sign));
initial begin
clk<=1'b0;
rst_n<=1'b0;
gate<=1'b1;
#100 rst_n<=1'b1;
#200 gate<=1'b0;
endalways #10 clk<=~clk;
endmodule

最後是**波形

很顯然，當測試訊號gate下降沿到來時，sign在下個時鐘週期變為高電平，檢測成功。

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