fpga學習筆記第三彈
1：同步復位和非同步復位：
說實話這個問題在我沒有看書時候，我一直以為是一樣的沒有什麼區別。那他們到底有何不同之處呢：
同步復位的邏輯**：
always@(posedge clk)if(
!rst)
b <=0;
else
a <= b;
always@(posedge clk or negedge rst)if(
!rst)
b <=0;
else
a <= b;
2：亞穩態問題的產生與解決的辦法
為什麼會產生亞穩態？
我們還是先從**的角度來分析問題，請看下面乙個有關於二級暫存器的**：
always@(posedge clk or negedge rst)if(
!rst)
b <=0;
else
b <= a;
always@(posedge clk)if(
!rst)
c <=0;
else
c <= b;
正常情況：
b 的值更新為 a;
c 的值更新為 b;
一旦進入復位的時候所有的值都會自動清0；但是如果rst這個復位訊號如果發生了亞穩態（不確定為0或者1）的話，那麼就會導致，b和c的值發生混亂。
引用書中的一段話進一步解釋一下：
如何消除亞穩態：
使用兩級觸發器電路可以消除亞穩態。綜合實現的**如下：
always@(posedge clk or negedge rst)if(
!rst)
n1 <=
1'b0;
else
n1 <=
1'b1;
always@(posedge clk or negedge rst)if(
!rst)
n2 <=
1'b0;
else
n2 <= n1;
pll產生系統時鐘：
這個部分一開始的時候我是手寫分頻計數的**，但是現在我一般直接例化pll的時鐘ip核。
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