fpga學習筆記第五彈
基於fpga的跨時鐘域訊號處理
在實際設計中我們一般會遇到很多關於時鐘域處理的問題，越是複雜的fpga設計，越是存在很多關於跨時鐘處理的問題。
如何解決跨時鐘域帶來的問題：
1： 同步處理（先寄存乙個時鐘週期在使用）
2：利用儲存器（fifo）
握手訊號
什麼是握手訊號：所謂的握手訊號，即通訊雙方使用了專用的控制訊號進行狀態的指示，這個訊號，作為接受方和傳送方實現通訊的乙個標誌。（req& ack）傳送端首先將資料放進匯流排之中，然後同時向接收端發出乙個reg 訊號。接收端首先檢測是否有req訊號，如果存在這個訊號，就將匯流排中的資料接收下，並向傳送端傳送乙個ack訊號表示完成應答。這就是一次完整的握手通訊。**實現如下：
module hand
( input clk,
input rst,
input req,
input [7:
0] datain,
output ack,
output [7:
0] dataout,
//其實無用，主要是為了驗證和輸入的訊號是否一致);
//經典的上公升沿檢測**：雙暫存器 與反 操作
always@(posedge clk or negedge rst)if(
!rst)begin
reqr1 <=
1'b1;
reqr2 <=
1'b1;
reqr3 <=
1'b1;
endelse begin
reqr1 <= req;
reqr2 <= reqr1;
reqr3 <= reqr2;
end//獲取上公升沿
wire pos_req1;
wire pos_req2;
assign pos_req1 = reqr1 &
~ reqr2;
assign pos_req2 = reqr2 &
~ reqr3;
//資料鎖存, 在接收到 資料後將資料鎖存到乙個暫存器中。
reg [7:
0] dataoutr;
always@(posedge clk or negedge rst)if(
!rst)
dataoutr <=
8'd0;
else
if(pos_req1)
// 延後乙個時鐘週期的原因是為讓資料穩定鎖存
dataoutr <= datain;
//產生應答訊號
為了消除亞穩態，使用內部的儲存器（fifo 和 雙口ram）都是非常常用的操作！
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