d觸發器是上公升沿前面的低電平將訊號載入到d端，上公升沿時q端輸出d端的訊號
連線到inst例項上的訊號應該是wire，而不能用reg的
task可以對testbench中所有的reg變數賦值
mealy狀態機：輸出和輸入及當前狀態有關；moore狀態機和輸入無關，只和當前狀態有關
獨熱碼用的暫存器數量多，但用的組合邏輯數量少
fpga避免鎖存器出現，因為鎖存器的延遲時不固定的，後仿會有比較大的問題
鎖存器latch只存在於組合邏輯電路中，主要影響就是延遲不定和毛刺的現象，影響時序分析
可能產生鎖存器的原因：1是if語句沒有else，2是case語句沒有default
組合邏輯（assign和always@*）使用阻塞賦值，時序邏輯使用非阻塞賦值
10.狀態機設計四段論
testbench 補充語法
task rand_bit();
integer i;
begin
for(i=0;i<255;i=i+1)
begin
@(posedge sclk)
// a_in <= $random %10 //產生 -10到+9
// a_in <= //產生0-9
a_in <= //產生0-1
endend
endtask
task任務的同一行不帶有引數
引數通過埠，借助input，output對應
首先要給出待傳遞引數的值parameter
呼叫task，需要注意，呼叫時的埠順序和task中的埠順序一致
在task中根據輸入或輸出定義埠，需要注意的時，integer為32位
在下面的例子中，注意，外面定義的時len_write，task內部對應的使用的時wreite_len
parameter len_write=7;
//使用integer定義也是可以的 integer len_write=7;
write_data(len_write);
task write_data;
input [2:0]write_len;
integer i;
begin
for(i=0;i<=write_len;i=i+1)
begin
cs_n = 0;
data=i[15:0];
addr=i[7:0];
setup_dly();
wr_n = 0;
data_dly();
wr_n = 1;
hold_dly();
//cs_n = 1;
end
cs_n = 1;
endendtask
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