數字 04 verilog 時鐘無縫切換電路

2021-10-06 22:59:13 字數 2196 閱讀 3376

基本原理是依靠兩級緩衝完成時鐘的切換

上圖就是時鐘無縫切換的一種電路圖,通過兩級dff級聯加上反饋電路形成,分析它的工作過程,可以看到,當select由0→1時,

q1在下圖的clk0的這一時刻,會有1→0

緊接著 q2在下圖的clk0的這一時刻,會有1→0

所以q2n就有0→1

在這之後,同樣在clk1的這兩個時刻,它的觸發器會有變化,從0→1,

所以,在這之後的上公升沿,時鐘就切換到了clk1

所以切換過程,會有乙個被切時鐘的「上公升沿+下降沿」,然後是切換後時鐘的乙個「上公升沿+下降沿」,然後再切換完成。如下圖,注意必須是完整的,只有下降沿是不行的

select從0→1  經過原時鐘的乙個上公升沿+下降沿,再經過目標始終的乙個上公升沿+下降沿,時鐘切換完成

select從1→0,經過原時鐘的乙個上公升沿+下降沿,再經過目標始終的乙個上公升沿+下降沿,時鐘切換完成

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