FPGA學習第四課 使用IP核

本篇內容：

ip核開發例項

計數器級聯

使用ip核

後面具體的操作就可以跟著教程做了，在此就先不一一枚舉。

**檔案：

counter_tb.v

/*

#是延時
repet 迴圈
注意counter_tb和counter-tb，昨晚我因為這個地方沒有注意，一直報錯# optimization failed # error loading design
*/// 1.定義必須的變數
`timescale 1ns/1ns
`define clock_period 20 // 20ns 50mhz
// 2 新增module
module counter_tb;
// 4. 新增介面 
// 激勵訊號
reg cin; // 進製輸入
reg clk; // 計數基準時鐘
// 觀測訊號
wire cout; // 進製輸出 只有當cin為1的時候有效
wire [3:0] q; // 4位的 
// 3. 例化
counter counter0( // counter 模組就是ip核的計數器！
.cin(cin),
.clock(clk),
.cout(cout),
.q(q));
// 產生時鐘訊號
initial clk = 1; 
always 
#(`clock_period/2) 
clk = ~clk; // 系統時鐘的一半 進行一次翻轉 
// cin訊號的驅動
initial begin
repeat(20)begin // 重複5次 相當於迴圈
cin = 0;
#(`clock_period*5) cin=1;
#(`clock_period) cin=0;
end// 
#(`clock_period*20)
$stop;
endendmodule

counter_top.v

// 用兩個4位的 組成乙個8位的

module counter_top(cin, clk, cout, q);
input cin;
input clk;
output cout;
output [7:0]q;
// 定義一條線，連線cout1和cin2
wire cout1;
counter counter1(
.cin(cin),
.clock(clk),
.cout(cout1),
.q(q[3:0]) // 第四位
); counter counter2(
.cin(cout1),
.clock(clk),
.cout(cout), // 最終的進製輸出
.q(q[7:4]) // 高四位
); endmodule

級聯的*/

// 1.定義必須的變數

`timescale 1ns/1ns

`define clock_period 20 // 20ns 50mhz

// 2 新增module

module counter_top_tb;

// 4. 新增介面

// 激勵訊號

reg cin; // 進製輸入

reg clk; // 計數基準時鐘

// 觀測訊號

wire cout; // 進製輸出 只有當cin為1的時候有效

wire [7:0] q; //

// 3. 例化

counter_top counter0(

.cin(cin),

.clk(clk),

.cout(cout),

.q(q));

// 產生時鐘訊號

initial clk = 1;

always

#(`clock_period/2)

clk = ~clk; // 系統時鐘的一半 進行一次翻轉

// cin訊號的驅動

initial begin

repeat(300)begin // 重複5次 相當於迴圈

cin = 0;

#(`clock_period*5) cin=1;

#(`clock_period) cin=0;

end//

#(`clock_period*20)

$stop;

endendmodule

可以看到級聯的輸出波形

參考小梅哥fpga

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