chisel學習筆記2

第乙個chisel模組

1、直接上**

// chisel**：定義乙個模組
class passthrough extends module )
io.out := io.in
}

以上**定義了乙個名字叫做passthrough的chiselmodule，它有乙個4位元的輸入，名字叫做in，還有乙個4位元的輸出out。這個模組的組合電路中將輸入in連線到輸出out，所以out由in驅動。

看到這可能還是很迷惑，下面解釋每一句：

class passthrough extends module

我們宣告了乙個新的硬體結構型別（bundle），bundle表示束，它包含了訊號in和out，這兩個訊號分別帶有方向input和output。

uint(4.w)

我們宣告了乙個訊號的硬體型別，它是寬度為4的無符號整數。

io.out := io.in

我們將輸入埠和輸出埠連線，這裡io.in會驅動io.out。注意:=操作符是乙個chisel操作符，它表示右邊的訊號驅動左邊的訊號，它具有方向性。

2、展開為verilog

硬體構造語言（hcl）的巧妙之處在於我們可以使用底層程式語言scala作為指令碼語言。例如，在定義了上面的chisel模組之後，我們可以使用scala呼叫chisel編譯器來將chisel的passthrough描述轉換成為verilog的passthrough描述。這一步叫做展開（elaboration）。

// scala**：將chisel的設計展開成為verilog設計
println(getverilog(new passthrough))

展開的verilog**如下：

[info] [0.002] elaborating design...
[info] [0.605] done elaborating.
total firrtl compile time: 476.9 ms
module passthrough(
input clock,
input reset,
input [3:0] io_in,
output [3:0] io_out
); assign io_out = io_in; // @[cmd2.sc 6:10]
endmodule

舒服了，還是verilog看著順眼，這樣模組的組成就很清晰了。乙個名叫passthrough的模組，輸出在時鐘控制下由輸入驅動。

3、模組測試

思路非常簡單，給輸入賦值，檢查輸出是否和輸入相同即可。

// scala**：呼叫驅動（driver）來例項化 passthrough 和 peekpoketester，並且執行測試。
val testresult = driver(() => new passthrough()) 
}assert(testresult) // scala**：如果testresult等於false的話,，這裡會丟擲異常
println("success!!") // scala**：到這裡，我們的測試已經通過了

這個類似於testbench，乙個型別為passthrough的模組，驅動它的輸入，並且檢查它的輸出。我們呼叫poke來驅動輸入，呼叫expect來檢查輸出。如果不使用expect來比較期望值的話，也可以使用peek來讀出輸出值。

[info] [0.000] elaborating design...
[info] [0.068] done elaborating.
total firrtl compile time: 19.0 ms
total firrtl compile time: 10.5 ms
end of dependency graph
circuit state created
[info] [0.001] seed 1561161438550
test cmd2helperpassthrough success: 3 tests passed in 5 cycles taking 0.017532 seconds
[info] [0.007] ran 0 cycles passed
success!!

如上，測試完成。

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