電路設計的語法

2021-10-09 05:11:06 字數 1060 閱讀 5960

1.設計不用的語法:

1..initial[設計不用,**時使用]

2.task\funchon[設計不用,**時很少用]

3.for\while\forever[設計不用,**很少用]

4.integer[設計不用]

5模組內部不能有[x態,z態,內部不能有三態介面]

6.ca***\casez[設計不用,**很少用]

7.force\wait\fork[設計不用,**很少用]

8.#5[設計不用,**時使用]

2.設計使用的語法:

1.reg\wire .parameter

2.assign[建議改名時使用]always

3.只允許使用if else的case兩種條件語句

4.算術運算子[+. -. . /. %.]

5.賦值運算子[=, <=],時序邏輯用<=, 組合邏輯用=,其他情況不存在

6.關係運算子[&&, ||, !,][為避免歧義,邏輯運算子兩邊必須為1bit訊號

7.位運算子[~, |, ^, &]

8移位運算子[<<, >>]

9.拼接運算子{}

1.電路設計的3種結構:

(1.組合邏輯:

always@()begin

語句end

(2.時序邏輯:

a. 同步復位的時序電路:

always@(pposedge clk)begin

if (rst_n==1』b=0)begin

語句else begin

語句end

endb.非同步復位的時序電路:

always@(posedge clk or negedge rst_n)begin

if(rst_n==1』b0)begin

語句else begin

語句end

end備註:乙個always只產生乙個訊號,乙個訊號只產生乙個always.

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