fpga電平約束有什麼作用 FPGA約束的詳細介紹

2021-10-17 06:02:51 字數 1601 閱讀 6007

1、約束的目的

介紹fpga約束原理,理解約束的目的為設計服務,是為了保證設計滿足時序要求,指導fpga工具進行綜合和實現,約束是vivado等工具努力實現的目標。所以首先要設計合理,才可能滿足約束,約束反過來檢查設計能否滿足時序。主要涉及到xilinx vivado xdc約束語法,給出對應的ise ucf 語法。另外quatus的語法和xdc幾乎相容,原理都一樣。

時序約束中最基本的是時鐘,時鐘有抖動(jitter),偏移(skew),占空比失真(duty cycle distortion)三種特性。

1、抖動,分為週期抖動(cycle jitter),週期差抖動(cycle to cycle jitter)和長期抖動(long term jitter)。

2、偏移和時鐘線的長度,時序單元的負載電容和個數有關。fpga的全域性時鐘採用全銅工藝和樹狀結構,偏移非常小,可以忽略。

3、占空比失真就是高低電平不對稱,會吞噬時序裕量。

2、基本的時鐘約束

最簡單的情況,設計只有乙個時鐘。這時候需要對這個時鐘的週期進行約束,(當然也可以對占空比進行約束,預設為50%)。如果不對時鐘進行約束,我們就不知道自己的設計是否時序收斂。簡單的說,比如系統時鐘是200m的,那麼週期就是5ns,也就是說訊號從乙個暫存器出來,經過了一系列的組合邏輯,要在下乙個時鐘的上公升沿到來之前被目的暫存器取樣到。當然考慮到,實際情況還複雜很多。

假如設計裡有很多時鐘,那麼哪些時鐘是必須要約束的呢?

首先是從埠進入fpga的時鐘。其他衍生時鐘(如通過pll或者mmcm生成的)跟它是同源時鐘,工具會自動推導。然後是gt的rx_clk和tx_clk必須要約束。最後是使用者自己分頻產生的行波時鐘(用於簡單的低頻應用),必須約束。

create_clock -name clk_200m -period 5 [get_ports i_clk200]

3、跨時鐘域cdc約束

set_clock_groups –asynchronous -group [get_clocks -include_generated_clocks clk_1] \

-group [get_clocks -include_generated_clocks clk_2]

4、input delay

input delay和output delay都是分析的外部延時,與ise的ucf約束fpga內部延時恰恰相反。

5、output delay

假設週期是10ns

offset = out 4ns after clock;

set_output_delay 6 -clock [get_clocks ] [get_ports ]

通過把input output register pack到iob中,和約束slew可以更容易滿足介面時序要求。

rtl中約束

(* iob = 「true」 *)

o_config_dat

xdc中約束

set_property iob true [get_ports o_config_dat]

set_property slew fast [get_ports o_config_dat]

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