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靜態時序分析，即是對資料在傳輸路徑所花費時間的分析。
其目的是為了在單個時鐘的時間內，電路能夠完成邏輯功能並將資料正確儲存到暫存器中。
這篇博文主要介紹傳輸模型的一些概念。
目錄
1.資料傳輸模型
2.觸發器
3.組合邏輯
4.時間分配
5.fpga實現
靜態時序分析一般是對以兩個暫存器之間的資料傳輸路徑進行分析。
【問題來了：為什麼是兩個暫存器，而不是三個、四個暫存器呢 ？
因為在單個時鐘週期內只要求資料能夠在兩個連續的暫存器完成轉移即可】
一般來說使用的靜態時序分析模型如下圖：
時序分析的主要目標是檢查電路時序是否收斂，也就是在單個時鐘週期內：
①觸發器能夠正確儲存資料 ②組合邏輯功能能夠正確實現
下面分別對觸發器和組合邏輯進行分析，說明時間是如何被用掉的。
觸發器主要完成兩個工作：①資料正確儲存 ②資料穩定輸出
也就是說，觸發器上耗費的時間主要完成這兩項工作。
如下圖所示，在有效時鐘沿前，觸發器需要將此次到來的資料進行儲存；而在時鐘沿到來後，則需要將上次儲存的資料進行輸出。
而達到穩定的儲存的狀態和輸出狀態都需要一定時間，如果時間不夠，則觸發器可能會進入亞穩態。
關於觸發器內部的詳細結構，後面會再出篇博文詳細講一下。
組合邏輯是實現邏輯運算的主體，也就是花費在組合邏輯上的時間主要用來實現邏輯運算。
當時序不滿足時，人們通常會對組合邏輯路徑中插入暫存器進行截斷，來實現時序收斂。
注：一般來說，觸發器效能由製作工藝和製作材料材料決定，在出廠時其時序效能就已經確定無法更改。所以在出現時序不收斂時，一般會在組合邏輯路徑中插入暫存器或者優化演算法來獲得更好的時序。
為方便對時序進行分析，定義下面幾個時間段：
tsu：觸發器的資料建立時間。也就是觸發器對到來的資料進行正確儲存所需的時間。【su = setup】
tco：在時鐘沿到來後，觸發器的輸出達到穩定狀態所需時間。【co = clk-->output】
tdata：資料在兩個暫存器之間傳輸所需時間。包括組合邏輯延遲和線延遲。
傳輸模型與fpga結構對應如下：
FPGA系列5 時序分析（時序模型）
該時序模型的要求為 tclk tco tlogic trouting tsetup tskew 其中，tco為發端暫存器時鐘到輸出時間 tlogic為組合邏輯延遲 trouting為兩級暫存器之間的佈線延遲 tsetup為收端暫存器建立時間 tskew為兩級暫存器的時鐘歪斜，其值等於時鐘同邊沿到達兩...
靜態時序分析
常用的靜態時序分析結構圖 時序圖如下 紅色虛線之間的是建立時間和保持時間，在這段時間內資料應保持穩定不變。其中clk1是前一級觸發器的時鐘，clk2是後一級觸發器的時鐘。clk2相對於clk1存在一定的偏斜tclk skew。我們在在後一級觸發器的第乙個時鐘上公升沿分析保持時間，在後一級觸發器的第二...
FPGA時序分析1 FPGA結構
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