閒的無聊，測了乙個250m的時鐘訊號，50%和75%占空比的區別。
說明一點，對於晶振出來的訊號可以不用時序約束，但是一旦經過邏輯，連線之後的訊號，必須用時序約束，因為時序約束會告訴軟體應該把變數（reg,lut ,dff)放到足夠近的地方，這樣保證布局佈線的時間能滿足時序要求。如果不做時序約束，則可能乙個50m的訊號最後因為放的特別遠，導致走線延時很長，訊號最後只有20m或者更少。如果提高時序約束（create_clock)的頻率，軟體會盡力去約束變數的位置，從而提高時序的效能。（前提是**描述足夠良好，沒有進製鏈太長等等問題）
lvds和lvcmos的區別就是，lvds是用電流來傳輸訊號的，能傳輸地更遠（20m）且訊號失真小，功耗低。
1． 頻率200m之後，方波變得更像正弦波
2． 占空比實際上沒有那麼明顯，精確；設定75%和50%實際上只有10%左右的差別。並且幅值也會下降，設定的lvds25實際上只有500mv-1v 的幅度，如果是多個lvds還可能相互影響導致幅度下降。
3． lvcmos在傳輸200m以上的時鐘時訊號不穩定。需要用lvds。
4． 單端走線可以做差分輸出（lvds），但是訊號不佳；因此要用差分輸出。
5． 高頻不要使用杜邦線來連線
6． 選擇更好的時鐘訊號，如sma（開發板上的金黃色的小頭）
7． 引腳約束的時候，只需要約束差分輸出的一端即可（另一端軟體會自動繫結）
8． 兩個lvds訊號，切記要注意是n，p一致性。如果不一致，那麼在示波器上需要對取樣通道進行反相。不然占空比看起來是錯的。（若50%占空比，則看起來是相反的訊號）
9． 示波器的使用，調節scale到取樣的頻率附近。如果輸入頻率是300m，但是scale卻是2us，則會欠取樣，示波器得到的頻率將會是100hz左右或者其他。
10．每個高頻訊號都應該單獨使用gnd，兩個示波器的通道的gnd接到乙個開發板的地上時，會對訊號本身有干擾。
11．多個通道同時使用時，如果兩者頻率差別很大，但是想看那個密密麻麻的通道，這時候可以通過trig的menu來選擇觸發的通道。
12．如果兩個通道的訊號上公升沿沒有對齊，可以調節訊號，微調相位使之對齊。
關於oddr，因為要使用時鐘，因此如果是取樣最高頻率的時鐘的占空比，是用不了oddr的（真的嗎？）。對於高頻訊號，是可以分頻（比如降低10倍），然後用oddr來取樣的。低頻時更加精確，降頻來測試占空比不科學。
oddr在xilinx裡是元語，如果要把時鐘當做輸出，則要把這個時鐘經過oddr才能輸出，因為外部的訊號會通過這條線反過來影響內部的訊號。
fifo、ram是有頻率上限的，250m左右或者更多一點。（300m以上不確定了）
時鐘訊號約束到gclk介面 ，但是整個開發板沒有晶振的話，gclk是沒有訊號的（理論上來說）。如果不下板，只是看能不能編譯通過+時序報告看時鐘頻率，可以不用加晶振。（使用sdc約束sta是可以分析得到時鐘頻率的）
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