vivado ip目錄提供的ultrascale devices gen3 pcie整合模組具有一定的布局限制，也就是說不是所有的quad都可以任意組合成8x或16x的pcie。其規則有兩條：
規則1：pcie介面的line 0僅限於gth quad上乙個時鐘區域、pci express硬塊下的相同時鐘區域或乙個時鐘區域（以下圖為例，當使用pcie x0y4這個pcie block且為8x寬度pcie，其line0可以為bank233，可以為bank232，也可以為bank231）。當使用8x寬度時，所使用的的兩個quad必須相鄰。
規則2：當pcie介面使用多個quad組合時，quad必須在同乙個邏輯域（slr）。
舉例：以ultrascale+系列fpga為例，邏輯域的劃分在手冊fpgas packaging and pinouts product specification中可以看到，下圖為例，quad228和quad229則不能進行組合。
備註：不同型號的fpga其所選的pcie quad也不同，同樣也不是所有的quad都可以定義為pcie。以fp
PCIE 之 FPGA 官方自帶example應用
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FPGA設計之硬體篇（一）
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FPGA設計之硬體篇（二）
上次大致寫了篇關於fpga硬體設計的散文，這次寫寫專業點的東西。進入社會才發現往往人們是身不由己，之前想找份專做fpga的，發現在武漢這邊動不動就是研生，起步太高，我曾經發洩過，為什麼自己就不能遇到真正的伯樂 或許自己算不上一匹好馬 但是我真的努力過，我也爭取過，可是現實還是把自己淘汰。在現在的公司...