2）驅動安裝
驅動在ip核文件中有鏈結。
3）用指令測試
a) xdma_test.exe 回環測試
pc 發4096 bytes的資料，在官方給的原始參考**中，直接fpga內部回環，資料返回到pc.
b）xdma_rw.exe h2c_0 write 0x0 -b -f datafile4k.bin -l -4096 pc 傳送檔案裡的資料到fpga
datafile4k.bin 中4096個位元組的資料傳送給fpga，fpga通過pcie 接收埠接收。
datafile4k.bin 可以是 0x01 0x02 ……型別的txt 檔案改字尾得到
c) xdma_rw.exe h2c_3 write 0x10 0x78 0x56 0x34 0x12 pc 傳送資料到fpga
傳送 12345678 。0x10是偏移位址。
總結：最多能傳送8m 資料。last在最後乙個資料拉高。也就是，資料沒必要非湊夠8m ，也測試過傳送 16bytes的資料也可以，last 也正常拉高，拉低。
上述更細節的指令，搜 xilinx_answer_65444_windows.pdf 這個文件檢視
xdma 學習，按照這個配置ip ，生成example**
FPGA之PCIE硬體分配規則
vivado ip目錄提供的ultrascale devices gen3 pcie整合模組具有一定的布局限制，也就是說不是所有的quad都可以任意組合成8x或16x的pcie。其規則有兩條 規則1 pcie介面的line 0僅限於gth quad上乙個時鐘區域 pci express硬塊下的相同時...
基於FMC介面的FPGA訊號處理PCIE訊號處理卡
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我以前一直很疑惑晶元設計這一塊在實際中是怎麼做的呢？今天了解了一下，現在設計晶元一般採用fpga開發，大概流程如下 1 功能定義 器件選型 設計晶元之前當然你要知道你設計的晶元有什麼功能，然後就模組化，寫清楚誰誰誰幹什麼，這當然就是從上至下的方法，你試試從下到上給我看看。2 設計輸入 這一步就是說我...