Verilog重點解析

1、連續賦值和過程賦值之間有什麼區別？

2、initial和always中的賦值有什麼區別？

initial和always中的賦值都是過程賦值。

3、阻塞和非阻塞賦值之間有什麼區別？

阻塞和非阻塞賦值都是過程賦值。

4、如何使用連續賦值建模雙向nets？

assign語句構成乙個連續賦值。 rhs變化立即影響lhs。 然而，lhs的任何變化都不會影響rhs。

例如，在以下宣告，rhs net的更改將更新到lhs net，但反之不會。

wire   rhs,1hs ;

assign lhs = rhs ;

例如，在以下**中，rhs的任何變化都會更新到lhs，反之亦然。

module test_alias ;

wire [3:0] lhs ,rhs ;
alias lhs = rhs ; 
initial begin
force rhs = 4』h2 ;
$display(「lhs = %0h , rhs = %0h」,lhs,rhs) ;
release rhs ;
force lhs = 4』hc ;

$display(「lhs = %0h , rhs = %0h」,lhs,rhs) ;
release lhs ;

如果上述alias換成assign，則輸出如下：

lhs = 2 , rhs = 2 

lhs = c , rhs = z

lhs = 2 , rhs = 2 

lhs = c, rhs = c

持續更新~

2、initial和always中的賦值有什麼區別？

initial和always中的賦值都是過程賦值。

3、阻塞和非阻塞賦值之間有什麼區別？

阻塞和非阻塞賦值都是過程賦值。

4、如何使用連續賦值建模雙向nets？

assign語句構成乙個連續賦值。 rhs變化立即影響lhs。 然而，lhs的任何變化都不會影響rhs。

例如，在以下宣告，rhs net的更改將更新到lhs net，但反之不會。

wire   rhs,1hs ;

assign lhs = rhs ;

例如，在以下**中，rhs的任何變化都會更新到lhs，反之亦然。

module test_alias ;

wire [3:0] lhs ,rhs ;
alias lhs = rhs ; 
initial begin
force rhs = 4』h2 ;
$display(「lhs = %0h , rhs = %0h」,lhs,rhs) ;
release rhs ;
force lhs = 4』hc ;

$display(「lhs = %0h , rhs = %0h」,lhs,rhs) ;
release lhs ;

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