自己手動新建vhdl或者verilog檔案，寫好實體名，編譯，便會自動生產實體並且繫結檔案。
process語句中是順序執行和並行執行皆有，對於訊號，<=的賦值是同時進行賦值的，而且訊號的<=會自帶乙個小延遲δ
\delta
δ，因此對於
a<= c_i;
b<= a;
c_o<=b;
\delta
δ之前的值。可以理解為，a要在δ
\delta
δ之後才會被賦值吃c_i，因此b的賦值是變化前的a，c_o的賦值是變化前的b。電路實現就是暫存器，b得到的是暫存器中a變化前的值，同理c_o。
對於變數，他的賦值:=的立即進行的，因此process中的順序執行就是把變數全部處理完之後進行的賦值。變數只能宣告在process中，可以把變數理解成「預編譯」，他只是方便設計的，經過預先的計算後需要落實到電路圖上，而電路圖是沒有序列的說法的。
最後，注意組合邏輯和時序邏輯的區別，組合邏輯的敏感訊號就是右邊賦值的訊號，可以看成一根電線，電線左邊變了，右邊能不變化嗎。時序邏輯就是以觸發器為基礎的，具有暫存器性質的電路，不完整的if語句會產生時序電路。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity test is
port(
clk: in std_logic;
c_i1: in std_logic;
c_i2: in std_logic;
c_o: out std_logic
);end test;
architecture test1 of test is
signal a, b: std_logic;
begin
-- process(clk)
-- variable a, b: std_logic;
-- begin
-- if(clk'event and clk = '1')then
-- a:= c_i;
-- b:= a;
-- c_o<=b;
-- end if;
-- end process;
-- process(clk)
-- begin
-- if(clk'event and clk = '1')then
-- a<= c_i;
-- b<= a;
-- c_o<=b;
-- end if;
-- end process;
--a<=c_i1 and c_i2;
--b<=c_i2 or c_i1;
--c_o<=a and b;
process(a,b,c_i1,c_i2)
begin
a<=c_i1 and c_i2;
b<=c_i2 or c_i1;
c_o<=a and b;
end process;
end test1;
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