關於生產運作的計算題· 很急 謝謝·
有7項任務需經某裝置加工，各任務資料如下。要求：（1）試用edd-spt綜合規則確定加工順序（2）分別計算兩種規則下的平均流程時間。
任務 j1 j2 j3 j4 j5 j6 j7
加工時間 3 2 6 8 4 10 5
交貨期要求 12 8 13 38 40 27 29
edd-spt綜合規則：
按edd規則排序所的方案的基礎上，按spt規則對其調整。
任 務 j2 j1 j3 j6 j7 j4 j5
加工時間 tj 2 3 6 10 5 8 4
交貨期 dj 8 12 13 27 29 38 40
流程時間fi 2 5 11 21 26 34 38
延期量dj 0 0 0 0 0 0 0
edd規則下，計算同上
spt規則下，計算如下：
任 務 j2 j1 j5 j7 j3 j4 j6
加工時間 tj 2 3 4 5 6 8 10
交貨期 dj 8 12 40 29 13 38 27
流程時間fi 2 5 9 14 20 28 38
延期量dj 0 0 0 0 7 0 11
Vivado下幾條 Verilog 綜合規則
下面的經驗在vivado的rtl級綜合驗證 1，always過程中 中間變數自己給自己賦值的操作，在綜合出來的電路中會被忽略掉，因為對電路的輸出沒有意義。2，輸入訊號賦值給中間變數，但是沒有跟輸出相關，被綜合掉。3，中間變數賦給常量值，在綜合時會根據位值 直接連線對應位d觸發器的set訊號，使d觸發...
可綜合不可綜合
學fpga給我最大的體會就是它的程式語言是並行執行的，不像c語言那樣一行一行的執行。verilog裡面有個always語句，所有的always語句塊全部併發執行，而always語句塊內部是逐行執行的 前提是只是用阻塞賦值 verilog中沒有中斷的概念，而逐行執行指令的c語言卻離不開中斷。學習ver...
HDL可綜合 不可綜合
verilog hdl和vhdl相比有很多優點，有c語言基礎的話很容易上手。蒐集了一些網上大神的經驗總結和書上的例子，所以對於和我一樣的初學者，這篇部落格應該還是很有提高作用的，至於具體語法，任何一本書都講的很詳細。hdl 是 hardware description language 的縮寫，中文...