求職經驗之綜合崗位二面

2022-07-17 11:21:08 字數 1444 閱讀 9571

nvidia的綜合二面,感覺挺簡單(額。。。)

1:問我是否感興趣,雙向選擇

2:team綜合主要做的方面

3:verilog知識

if..else與case的區別

if語句指定了乙個有優先順序的編碼邏輯,而case語句生成的邏輯語句是並行的,不具有優先順序。if語句可以包含一系列不同的表示式,而case語句比較的是乙個公共的控制表示式。通常if-else結構速度較慢,但占用的面積小,如果對速度沒有要求但對面積有較高要求,則可用if-else結構完成編譯碼。case結構速度較快,但占用面積較大,所以用case語句實現對速度要求較高的編譯碼電路。巢狀的if語句如果使用不當,就會導致設計的更大延時,為了避免較大的路徑延遲,最好不要使用特別長的巢狀if結構。如想利用if語句來實現那些對延時要求苛刻的路徑時,應將最高優先順序給最遲到達的關鍵訊號。

latch以及產生latch的原因

什麼是敏感列表

阻塞與非阻塞

同步復位與非同步復位

3:setup 與hold,不滿足怎麼做

4:綜合知識

流程,可以以dc流程來說

read 與 analyse..elaborate的區別(不知道)

從中可以看到,analyze & elaborate  可以自由指定設計庫,並生成 gtech中間檔案前生成.syn 檔案儲存於 work 目錄下,便於下次 elaborate 節省時間,我們一般選擇  analyze & elaborate 的方法讀入設計。

約束有哪些?具體

怎樣進行timing優化(從design與dc優化上說明)

link library與target library的區別(不知道)  

link  library 和 target  library 統稱為technology  library(即工藝庫,習慣稱之為綜合庫),technology  library  由半導體製造商提供,包含相關 cell 的資訊及設計約束標準,其中:

target library:    在門級優化及對映的時候提供生成網表的 cell,即dc 用於建立實際電路的庫。

link library:      提供設計網表中的 cell,可以跟target_library使用同乙個庫,但是 dc 不用 link library中的 cell 來綜合設計。

當 dc 讀入設計時,它自動讀入由 link library 變數指定的庫。當連線設計時,dc 先搜尋其記憶體中已經有的庫,然後在搜尋由 link  library 指定的庫。

注:當讀入的檔案是門級網表時,需要把 link library 指向生成該門級網表的庫檔案,否則 dc 因不知道網表中門單元電路的功能而報錯。 關於工藝庫裡面的具體內容,後面會專門進行說明。

5:指令碼知識

tcl的遍歷,排序

6:跨時鐘方式

7:抗壓能力強的乙個舉例

8:問問題:

(a)螺絲丁問題

(b)

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