參考：
xilinx fpga開發實用教程---徐文波 田耘
chipscope用於在測試過程中觀察晶元內部訊號。便於除錯。
將邏輯分析儀、匯流排分析儀、虛擬io小型軟體核直接插入到使用者的設計當中，訊號在作業系統速度下被採集下來，從程式設計介面中引出，再將採集到的訊號通過chipscope prol邏輯分析儀中進行分析。
怎麼做到的？
訊號---》ila--》icon--》jtag--》alalyzer
元件：核生成器：
整合控制核icon：具備jtag邊界掃瞄埠通訊功能，必不可缺，乙個icon可同時最多連線15個核。
整合邏輯分析儀核ila:提供觸發和跟蹤功能.
1輸入輸出觸發邏輯
2資料捕獲邏輯：儲存在晶元的ram中
3控制核狀態邏輯
虛擬輸入輸出核vio:實時監控和驅動fpga內部的訊號，可以觀測fpga任意訊號的輸出結果。
非同步輸入訊號
同步輸入訊號
非同步輸出次您好
同步輸出訊號
適用於處理器外設匯流排的整合匯流排分析核 opb/iba
適用於處理器本地匯流排的整合匯流排分析核 plb/iba
安捷倫跟蹤核atc2
整合的誤位元率測試核ibert
核插入器:
自動將上述核插入到使用者經過綜合的設計中
分析儀：
完成核的晶元配置，觸發設定，跟蹤顯示等功能。
tcl指令碼介面：
通過tcl指令碼語言和jtag鏈，完成與晶元的互動通訊
開發例項：ise如何使用chipscope
vivado作為新的設計工具，並沒有整合chipscope，取而代之的是新的debug工具：hardware debug。後者的優勢是可以與sdk聯合除錯，軟硬體協同開發時非常有用，但其無法實時持續的觀測訊號的變化，且從目前2013.4的版本反應的無法抓取非頂層檔案訊號的問題（大量時序錯誤）對設計開發非常不便。
通過對chipscope工作原理的分析，應該可以通過間接的方式在vivado工程中使用，經過上板測試，確實可以做到，下面是實現的步驟：
1、 synthesis後點選open synthesized design，完成後點選file原工程綜合後匯出netlist(.edn)和constraint(.xdc)；
2、 開啟chipscope的core insert，將step1中的netlist作為輸入，指定輸出檔名及路徑；
3、 chipscope隨後自動載入step2的netlist，按照需求新增訊號，方法與ise呼叫時相同；
4、 點選chipscope介面裡的insert按鍵，生成攜帶ila核的netlist檔案；
5、 建立新的vivado工程，選擇post-syn方式，隨後加入step4的netlist(.ngo)和step1的constraint；
6、 implement step5建立的vivado工程，獲得bit檔案(此過程會報乙個ucf與xdc的critical warning，不用關注它)；
7、 原工程按照規範流程implement、bitgen，最後匯出sdk；
8、 按照規範流程完成sdk應用程式開發；
9、 用chipscope analyzer配置step6生成的bit檔案到晶元，配置介面選擇匯入step2儲存的cdc檔案，配置完成後，執行sdk中的run as，隨後設定chipscope的觸發條件；
10、此時可以觀察訊號的實時輸出；
Vivado中ILA的使用
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