原文：
dram的電路模型及工作原理
dram與 cpu 的介面（定址方式）
舉個栗子，em63a165ts 是 etrontech 公式的一款 dram 晶元，容量為 16m*16bit，分成四個 bank，每乙個 bank 為 4m*16bit。但是，觀察它的晶元管腳圖，你就會發現它的位址線只有 13 根（a0-a12）和兩根 bank 控制線。13 根的控制線按照 sram 的定址方法，每個 bank 只有 2^13=8k，遠遠沒有達到 4m。這是為什麼呢？
那麼，em63a165ts 只有 13 根位址線也就可以理解了，在其資料手冊上可以知道，a0-a12 是行位址線，同時 a0-a8 復用為列位址線，那麼就有了 22 根位址線，2^22=4m。
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dram硬體電路
下圖所示是 dram 乙個位的儲存單元電路，資訊儲存在電容之中，電容有電荷則為 1，沒電則為 0。當字線為高時，該 mos 管導通，若電容有電荷，則會在位線上產生電流，反之則無。因為是用電容儲存資訊，而電容會存在漏電流，所以必須要配合週期重新整理電路來維持電容的電荷。
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下圖所示則是乙個 dram 的矩陣儲存電路。
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在讀寫操作前必須先選擇行，相應 mos 管導通。
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選定行後，再選擇列。然後就可以對某一位進行讀寫操作。
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讀過程中可以通過下圖的感應放大器電路來保持電容的電荷不變。該電路由兩個反相器組成。
當預充電線為高時，重新整理電路導通，然後維持電容中的電荷量不變。由兩個反相器和乙個 mos 管組成。
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