1、總的來說，同步復位的優點大概有3條：
a、有利於**器的**。
b、可以使所設計的系統成為100%的同步時序電路，這便大大有利於時序分析，而且綜合出來的fmax一般較高。
c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高於時鐘頻率的毛刺。
他的缺點也有不少，主要有以下幾條：
a、復位訊號的有效時長必須大於時鐘週期，才能真正被系統識別並完成復位任務。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復位延時等因素。
b、由於大多數的邏輯器件的目標庫內的dff都只有非同步復位埠，所以，倘若採用同步復位的話，綜合器就會在暫存器的資料輸入埠插入組合邏輯，這樣就會耗費較多的邏輯資源。
2、對於非同步復位來說，他的優點也有三條，都是相對應的：
a、大多數目標器件庫的dff都有非同步復位埠，因此採用非同步復位可以節省資源。
b、設計相對簡單。
c、非同步復位訊號識別方便，而且可以很方便的使用fpga的全域性復位埠gsr。
缺點：a、在復位訊號釋放(release)的時候容易出現問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近，就很容易使暫存器輸出出現亞穩態，從而導致亞穩態。
b、復位訊號容易受到毛刺的影響。
所以說，一般都推薦使用非同步復位，同步釋放的方式，而且復位訊號低電平有效。這樣就可以兩全其美了。
以上是別人總結的，下面主要 記錄下自己此時的一些心得體會，以作備忘。
非同步復位的主要風險是：在復位訊號釋放(release)的時候容易出現問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近，就很容易使暫存器輸出出現亞穩態，從而導致亞穩態。所以同步釋放
很有必要，簡單的講就是把非同步復位後加乙個d觸發器，但很多都是加兩個，這樣復位訊號能超過乙個時鐘週期，更加穩妥。見下圖：
若使用乙個d觸發器，那麼輸出的同步復位訊號波形如sync_rst_reg1,可能不到乙個時鐘週期（取決於非同步輸入訊號），但也可以用來當做同步復位訊號，推薦還是使用兩個d觸發器。
同步復位 非同步復位 非同步復位同步釋放筆記
同步復位 非同步復位 非同步復位同步釋放筆記 一般來說，競爭 冒險是由於組合電路競爭冒險產生毛刺，從而影響整個邏輯電路。其實時序電路中也是存在競爭 冒險的，而這一特性主要是由d觸發器輸入端訊號之間的竟爭產生的。存在以下兩種競爭 冒險。1 clk上公升沿與rstn下降沿同時到達 實際上對於d觸發器而言...
非同步復位同步釋放
結構簡單，節省資源 待深度挖掘，為什麼就結構簡單了呢？1 這裡有乙個巨集觀解釋 最好是系統一起復位釋放，但是時鐘域不同，不可能保證系統一起復位釋放。一般來說，系統復位釋放的順序，是需要保證的。否則系統就是不安全的。舉個例子，系統啟動時，核心讀取啟動指令，要powerdown某外設 但是powerdo...
非同步復位同步釋放
簡介 在實際的工程中選擇復位策略之前必須考慮許多設計方面的問題，如使用同步復位或者非同步復位或者非同步復位同步釋放 asynchronous reset synchronous release或者synchronized asynchronous reset 以及是否每乙個觸發器都需要進行復位。復位...