1.題目：根據rtl圖給出hdl描述
dff的引腳功能：
pre與clr均為非同步控制訊號；pre置高，dff輸出為1；clr置高，dff輸出為0；
分析：訊號優先順序為 \(clr>pre\);當ena為1時，時鐘啟動,clr為0時，模組清零，pre為1時，模組置1;ena為時鐘控制訊號，
module dffa(set,d,clk,en,reset,q);
input d,clk,en,reset,set;
output q;
reg q;
wire pre;
always@(posedge clk,posedge pre,posedge reset)//這裡需注意邊沿觸發和電平觸發不能混用
begin
if(reset)//reset上沿敏感，因此一旦觸發，將為1
q<=0；
else if(pre)
q<=1;
else if(en)
q<=d;
endassign pre=set&(~reset);
assign q=q;
endmodule
/*一些個人糾結問題的思考與解答：
q1：en訊號要放在敏感訊號表中嗎？
a1：不用。en是時鐘控制訊號，always語句對時鐘敏感，那麼進入always語句的前提是時鐘已經開啟了。
q2：reset是電平觸發，為什麼要用posedge reset？
a2：always語句不允許有邊沿觸發和電平觸發混合形式，當有時鐘應先滿足時鐘敏感訊號觸發；另外高電平觸發的reset在到來乙個上公升沿后一定會在高電平，故if判斷reset是否為1
*/
module reg1v(d,clk,q，oe);
input d,clk，oe;
output reg q;
wire a;
reg qt;
assign a = oe ? 1』bz : q;
always @(posedge clk) begin
qt <= a&d;
q <= qt;
endendmodule
2.三態門由控制端\(oe\),輸入端\(q\) (可以看到，輸出訊號\(q\)反饋回來成為了輸入量),輸出端為輔助變數\(a\).
3.後端模組是乙個時序電路，敏感訊號是時鐘上公升沿，輸入訊號是(\(a,d\))的與，再經過乙個d觸發器後輸出.
4.畫出電路圖
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