47、邏輯陣列單元（lab）
48、fpga：lab排列在陣列中、行列可程式設計互聯、互聯可以跨過所有或部分陣列。
49、cpld lab與fpga lab對比：
fpga lab由邏輯單元（le）構成，而不是乘機項。通過le級聯很容易建立複雜功能。
50、le的典型接法：4輸入查詢表（lut），進製邏輯和乙個暫存器。
51、函式是組合邏輯，不能包括任何延時、事件或者時序控制宣告。任務則可以
函式至少要有乙個輸入變數，而任務可以有零或者更多個的輸入、輸出或者inout變數。
函式總是返回乙個數值，不能有輸出或者inout變數，而任務返回零或者更多的數值。
52、output預設型別就是wire型別。assign 只能對net資料型別進行連續賦值。wire不能再always語句中進行賦值。
53、 always @(posedge clk or negedge rst_n)
if(!rst_n)
begin
//num<=0;
cnt<=0;
//we=4'hf;
end
else
cnt<=cnt+1;
always @(posedge clk or negedge rst_n)
if(!rst_n)
begin
num<=0;
//cnt<=0;
//we=4'hf;
endelse if(cnt==24'hffff_ff)
num<=num+1;
兩個always語句塊中不能出現相同的復位語句塊，不然，就會出現錯誤：
error:xst:528 - multi-source in unit on signal >
error:xst:528 - multi-source in unit on signal
54、wire型別資料不能使用<=運算子。。
54、vga：14腳hsync：行同步訊號、13腳vsync：場同步訊號。同步訊號是為了讓vga顯示器接受部分知道送來的訊號是對應的哪一行哪一列的哪乙個畫素點。一般來說
，在fpga/cpld和vga介面之間加乙個dac晶元，這樣就可能實現65536種或者更多色彩的顯示。
FPGA學習中的小知識4
34 在 檔案中，輸出的變數都為wire資料型別。35 verilog中不存在j 語句。function mask都要有endfunction endmask來結束。36 如果function有返回值，function後面要加返回值的寬度和返回值的名稱。如 module tryfunct clk,n...
學習中遇到的MATLAB小知識
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FPGA學習筆記 一 電平知識
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