常見各類技術資料上，有些技術規範寫道「無用的管腳不允許懸空狀態，必須接上拉或下拉電阻
以提供確定的工作狀態」。這個提法基本是對的，但也不全對。下面詳細加以說明。
管腳上拉下拉電阻設計出發點有兩個：
乙個是在正常工作或單一故障狀態下，管腳均不應出現不定狀態，如接頭脫落後導致的管腳懸空；
二是從功耗的角度考慮，就是在長時間的管腳等待狀態下，管腳埠的電阻上不應消耗太多電流
，尤其是對電池供電裝置。
從抗擾的角度，訊號埠優選上拉電阻。上拉電阻時，在待機狀態下，源端輸入常為高阻態，如果沒有上拉電阻或下拉電阻，輸入導線呈現天線效應，一旦管腳受到輻射干擾，管腳輸入狀態極容易被感應發生變化。所以，這個電阻是肯定要加的。下乙個問題就是加上拉還是下拉。
如果加了下拉，在平常狀態下，輸入表現為低電平，但輻射干擾進來後，會通過下拉電阻瀉放到地，就會發生從low—high的乙個跳變，產生誤觸發。相當於乙個乞丐，你給了他10萬元，他的生活方式就會從窮人到富人發生乙個改變。
但如果加了上拉電阻，在平常狀態下，輸入表現為高電平，輻射干擾進來後，如果低也沒關係，上拉電阻會將輸入端鉗位在高電平，如果輻射干擾強，超過了vcc的電平，導線上的高電平干擾會通過上拉電阻瀉放到vcc上去，無論怎樣干擾，都只會發生high—higher的變化，不會產生誤觸發。相當於人家本來是乙個富豪，你給了他10萬元，他的生活方式不會發生任何的改變。
圖1和圖2是干擾狀態下的電平示意圖。圖2中的低電平由v
l變為v
l+δv時，產生了從低電平到高電平的跳變，有可能使后級電路
誤動作的風險。
下乙個問題就是，確定了用上拉電阻後，是不是上拉電阻就可以隨便選了呢？答案當然是「no」。（如圖3）
在前極輸出高電平時，vout輸出電流，u為高電平。有兩種情況：
a、當i
0 >= i
1 + i
2這種情況下，rl1和rl2兩個負載不會通過r取電流，因此對r阻值大小要求不高，通常4.7 kω
b、當i
0 < i
1 + i2i
0 +i= i
1 + i
2u=vcc-ir
u>=v
hmin
由以上三式計算得出，r<=(vcc- v
hmin
)/i其中，i0、i1、i2都是可以從datasheet查到的，i就可以求出來，v
hmin
也是可以查到的。
當前極vout輸出低電平時，各管腳均為灌電流，則：
i』= i
1』 + i
2』 +i0』
u』 =vcc-i』 r
u』 <=v
lmax
以上三式可以得出：r>=(vcc- v
lmax
)/i』
由以上二式計算出r的上限值和下限值，從中取乙個較靠近中間狀態的值即可。注意，如果負載的個數大小不定的話，要按照最壞的情況計算，上限值要按負載最多的時候計算，下限值要按負載最少的計算。
另一種選擇方式是基於功耗的考慮。根據電路實際應用時，輸出訊號狀態的頻率或時間比選擇。若訊號vout長期處於低電平，宜選擇下拉電阻；若長期處於高電平，宜選擇上拉電阻。為的是靜態電流小。
「設計永遠是妥協與權衡的藝術」，至於最終選擇那種方案，設計師的技術決策還是很重要的。電路設計的魅力也就在於此。
原文：
下拉電阻和上拉電阻
在學習arduino時，連線微動開關，需要乙個下拉電阻，當開關處於開路的狀態時，保持輸入引腳的低電平。對於其中的原理糾結了很長時間，下面是根據查詢到的資料和加入了自己的理解。下拉電阻 1當處於斷路狀態時，如果沒有10k歐的下拉電阻，input端的電壓在0v 5v之間浮動。有下拉電阻時，輸入引腳通過1...
上拉電阻和下拉電阻
所謂上，就是指高電平 所謂下，是指低電平。上拉，就是通過乙個電阻將訊號接電源，一般用於時鐘訊號資料訊號等。下拉，就是通過乙個電阻將訊號接地，一般用於保護訊號。這是根據電路需要設計的，主要目的是為了防止干擾，增加電路的穩定性。假如沒有上拉，時鐘和資料訊號容易出錯，畢竟，cpu的功率有限，帶很多bus線...
上拉電阻和下拉電阻
在數字邏輯電路中，乙個訊號不是0，就是1。正是因為這樣，數位電路的設計才簡單，可靠。通常，用電壓5v 或者接近5v 代表 on 開狀態，代表高電平，對應狀態 1。用電壓0v 或者接近0v 代表off關狀態，代表低電平，對應狀態0。有些開發板是基於3,3v的，因此使用3.3v作為高電平。如果乙個線路中...