濾波半徑還是基於著名的四分之一波長理論。（四分之一波長理論在高速先生的各種文章會反覆多次出現，為了方便大家理解，我們會專題討論各種四分之一波長的問題，這裡就不再贅述，如果覺得理解這篇文章有問題，可以單獨和高速先生進行討論）電容去耦半徑理論認為，當電容的位置距需要濾波的器件(管腳)的距離剛好是四分之一波長的時候，電容的補償電流和訊號雜訊電流相位剛好相差180度，濾波失效。所以為了保證電容的濾波作用，要求電容的位置距需要濾波的器件(管腳)的距離小於1/10的四分之一波長，當然，更嚴格的要求希望小於1/20的四分之一波長。
大家看到這，估計有點煩躁了，有的人說，這個我早就知道了。也有人說，不是叫「看得懂的高速設計」嗎，你說的這些我看不懂。那我們就來看看常見的濾波電容的濾波半徑。（這裡我們為了計算的簡化，假設電容的esl為0.4nh，電容的安裝電感為1.5nh。具體的電容安裝電感問題，在上乙個專題的第四篇文章裡面討論過了，大家可以參考）
看到這裡，估計很多pcb設計師會大吃一驚?我們常用的0.1 uf電容，在考慮四十分之一波長的時候，電容的有效去耦半徑居然有12英吋。就算嚴格點考慮兩百分之一波長，也有將近2英吋的去耦半徑。我們在濾波電容布局的時候，這個去耦半徑還是問題嗎?
本節的結論還是繼續有效的，我們常用的0.1uf電容，濾波半徑遠遠比我們想象的要大。
本節的問題是：
既然簡單的用四分之一波長理論推算的電容去耦半徑，對電容布局設計起不到指導作用，那麼電容放置的離晶元電源管腳比較遠，還會有哪些影響呢?
我們知道平常「耳熟能詳」的電容去耦半徑理論，對pcb設計其實沒有什麼指導意義。0.1uf的電容去耦半徑足夠大，設計中參考這個值沒有用處，工程師還是會「盡量」把0.1uf電容靠近晶元的電源管教放置。pcb設計師需要更有效的理論來指導電容的布局設計。
既然簡單的用四分之一波長理論推算的電容去耦半徑不起作用，那麼電容放置得離晶元電源管腳比較遠，還會有哪些影響呢?很多人都答對了，影響安裝電感。
圖3在這裡引入兩個概念：labove 、lbelow（電容和ic下面的電流迴路大小不一定一樣，但在這裡分析的時候，假定大小等同）
總電感：ltotal= 2labove+lbelow
labove包括電容的esl和fan out帶來的電感，我們會另外專題討論電容的fan out問題。至於l below就更多收到電容位置的影響。簡單來說，電容離晶元電源管腳越遠，l below圍成的面積就越大，相應的安裝電感就越大。
更具體點，lbelow主要是兩個過孔的自感和互感，當電容的位置離ic器件更近時，如圖4所示，lbelow的互感增大，因互感的作用與自感的作用相反，導致其整體電感減小，充放電速率更快
圖4可以列出一堆公式來推導這個互感乃至l below，但這個不是高速先生的風格。
圖3其實從圖3可以簡單看出，g和p之間的距離對l below影響很大，g和p之間的距離越近，l below對應的陰影區域面積就越小。而l below越小，也就意味這電容可以放得越遠，換句話說，電容的有效濾波範圍更大。電容也就更加傾向於呈現「全域性」特性。
「濫用」磁珠，會帶來哪些壞處?什麼情況下我們需要使用磁珠對電源進行隔離?什麼情況下，「濫用」磁珠會帶來負面影響?
多層板設計的時候，電容傾向於呈現「全域性特性」，「電源加磁珠」的設計方法，會影響電容在全域性範圍內起作用。同時電源種類太多，還會帶來其他設計問題。
所以，我們可以得出簡單的結論：
典型的8層以上單板，或者6層板採用3個電源地平面，電源地相對緊耦合的設計，這時候板上的濾波電容呈現「全域性特性」，也就是說電容的位置不是很「重要」，電容在全域性起作用。雙面板四層板，以及6層板電源地距離比較遠，相對松耦合的時候，板上的濾波電容傾向於「區域性特性」，電容的位置比較重要，最好能靠近晶元管腳放置。
當電源供電網路不使用電源地平面來設計的時候，電容更傾向於「區域性特性」。如pll電源的電容，如ddr3設計中vref電源的電容，都希望嚴格把相應的電容靠近晶元的管腳，甚至最好能做到設計時指定電源必須從濾波電容進入晶元管腳。
同樣的，對於常規數字電源，如3.3v，2.5v等io電源，如果我們對每乙個晶元都使用磁珠隔離之後單獨供電，那麼電容就失去了「全域性」作用。最直接的乙個負面作用就是導致設計需要增加更多的濾波電容。或者某個晶元的電容數量與種類不夠，導致電源軌道雜訊變大。
就算是電容的數量不是問題，電源雜訊可控，「濫用」磁珠還會造成其他設計問題。圖9中的方案三是現在非常流行的12層板層疊設計。大家選擇這樣的層疊最主要的原因就是電源的分割太破碎，這樣的電源層如果作為參考平面的話，會比較難避免「跨分割」問題（單面跨電源分割問題，我們會另外有專題討論）。方案三的層疊避免了電源分割多的問題，卻帶來更加惡劣的層間串擾等其他問題。
電源種類多是設計的現狀，「濫用」磁珠會「雪上加霜」的讓電源種類更多。加大電源地平面設計的難度。而增加的磁珠，其實並沒有給電源雜訊帶來好處。
圖9總結：常規的數字電源，在採用多層板設計，電源地平面緊耦合的情況下，不建議「濫用」磁珠，保持電容的「全域性」特性起作用。
需要使用磁珠的場合大致分為兩種
1、「特別」保護自己，如pll電源等
2、「關愛」他人，自身的干擾性比較強，避免emi問題，如強驅動的時鐘晶元等
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PCB板設計工藝十大缺陷（分享）
一 加工層次定義不明確 單面板設計 在top層，如不加說明正反做，也許制出來板子裝上器件而不好焊接。二 大面積銅箔距外框距離太近 大面積銅箔距外框應至少保證0.2mm以上間距，因在銑外形時如銑到銅箔上容易造成銅箔起翹及由其引起阻焊劑脫落問題。三 用填充塊畫焊盤 用填充塊畫焊盤在設計線路時能夠通過dr...