看過了控制器的設計以後，你可能會注意到控制器有兩個輸入c和z不是**於解碼器的輸出，這裡對c和z進行說明。
c和z的值分別是跳轉指令jc和jz是否有效的乙個判斷條件：當c=1時，jc有效；z=1時，jz有效。c是邏輯運算的進製輸出，包括加法的進製、減法的借位以及移位時被移出去的那一位(注意是移出去的那一位，不是最高位)。z的值由加法和減法控制，當運算結果為0時，z=1。
既然只有當執行以上提及操作時c和z的值才發生改變，那麼當不執行這些操作時，c和z的值應該保持不變才對，所以我們需要設計乙個暫存器來儲存c和z的值，並且有乙個使能端去控制c和z是否可以被改變。
(1)vhdl**：
library ieee;
use ieee.std_logic_1164.all;
entity czjcq is
port(en:in std_logic;
sin:in std_logic;
sout:out std_logic);
end entity czjcq;
architecture st of czjcq is
begin
process(en)
begin
if(en='1')then
sout<=sin;
end if;
end process;
end st;
輸入輸出埠分別為：
輸入為en,sin，輸出為sout，當en為高電平時，允許sout輸出sin；
(3)波形**：
做完了前面部件以後來做這個可以說是很easy了！
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